自定义的IP核心代
使用高密度脂蛋白工作流顾问,您可以生成一个定制的IP核心从一个模型或算法。生成的IP核心是共享和重用。你可以将它与一个更大的设计通过添加它在嵌入式系统集成环境,如英特尔®转换频率,Xilinx®EDK或Xilinx IP积分器。
学习如何生成一个自定义的IP核,见:
自定义的IP核心架构
您可以生成一个IP核心:
AXI4或AXI4-Lite接口。
AXI4或AXI4-Lite接口和AXI4-Stream视频接口。
没有任何AXI4或AXI4-Lite接口。欲了解更多,请看从模型生成Board-Independent HDL IP核心模型金宝app。
该算法从MATLAB和Simulink块代表你的DUT。金宝app高密度脂蛋白编码器™产生其余的IP核心基于目标平台界面设置和处理器或FPGA同步模式。
目标平台的接口
你可以在DUT每个端口映射到一个目标平台接口IP核:
AXI4-Lite:使用该接口来访问控制寄存器或轻量级数据传输。高密度脂蛋白编码器生成内存映射寄存器和分配端口地址偏移量。
AXI4:使用此接口连接到组件支持突发数据传输。金宝app高密度脂蛋白编码器生成内存映射寄存器和分配端口地址偏移量。在生成的HDL IP核,你可以AXI4或AXI4-Lite接口而不是两个接口。
AXI4-Stream视频:使用该接口来发送或接收一个32位标量视频数据流。
外部端口:使用外部端口连接到FPGA外部输入输出引脚或其他IP核与外部端口。
FPGA数据捕获- JTAG:用FPGA数据捕获在JTAG接口来观察测试点DUT的信号和信号输出端口而设计FPGA上运行。例如标记内部信号测试点,看到的调试使用FPGA IP核心数据捕获。捕捉数据的更多信息,请参阅数据采集流程(高密度脂蛋白校验)。
请注意
使用这个接口,您必须下载一个为你的FPGA板硬件支持包。金宝app看到下载FPGA板支持包金宝app(高密度脂蛋白校验)。
了解更多关于AXI4, AXI4-Lite, AXI4-Stream视频协议,请参考目标硬件文档。
处理器和FPGA同步
高密度脂蛋白编码器生成同步逻辑在IP核心基于处理器和FPGA同步模式,你选择。
当生成一个自定义的IP核,这些处理器和FPGA同步选项可用:
自由奔跑(默认)Coprocessing——阻塞
欲了解更多,请看处理器和FPGA同步。
定制的IP核生成的文件
在您生成一个自定义的IP核之后,IP核心文件ipcore文件夹在您的项目文件夹。在高密度脂蛋白工作流顾问,您可以查看IP核心的文件夹名称IP核心的文件夹场的HDL代码生成>生成RTL代码和IP核心的任务。
IP核心文件夹包含:
IP核心定义文件。
高密度脂蛋白源文件(
.vhd或.v)。一个C头文件寄存器地址的地图。
(可选的)HTML报告说明使用中的核心和集成IP核心嵌入式系统项目。
当您使用多循环的路径约束满足时间要求,高密度脂蛋白编码器产生的约束文件XDC格式(
.xdc)Xilinx工作流和署格式(.sdc英特尔的工作流。
限制
IP核心代工作流不支持:金宝app
内存架构设置为
没有时钟使通用的RAM。使用不同时钟接口IP核和阿喜。的
IPCore_Clk和AXILite_ACLK必须同步和连接到同一个时钟脉冲源。的IPCore_RESETN和AXILite_ARESETN必须连接到同一个重置来源。看到全局重置信号IP核心的同步时钟域。
