主要内容

自定义黑匣子或HDL协同仿真接口

从以下块中生成接口时，可以自定义端口名称和设置外部组件的属性:

  • 模型使用黑盒实现

  • 子系统使用黑盒实现

  • 高密度脂蛋白Cosimulation

接口参数

打开HDL Block Properties对话框，查看接口生成参数。

接口生成参数的名称、取值设置和作用如下表所示。

请注意

不能在Simulink中显式地指定时钟、重置和时钟启用信号金宝app®通过使用AddClockEnablePort，AddClockPort,AddResetPort参数。相反，使用这些参数在生成的HDL代码中添加时钟、重置或时钟启用端口。

参数名称 值 描述
AddClockEnablePort

在|从

默认值:在

 如果在，在为块生成的接口中添加时钟使能输入端口。端口的名称由ClockEnableInputPort．
AddClockPort

在|从

默认值:在

 如果在，在为块生成的接口上添加一个时钟输入端口。端口的名称由ClockInputPort．
AddResetPort

在|从

默认值:在

 如果在，在为该块生成的接口上添加一个复位输入端口。端口的名称由ResetInputPort．
AllowDistributedPipelining

在|从

默认值:从

 如果在，允许HDL Coder™跨块移动寄存器，从输入到输出或输出到输入。
ClockEnableInputPort

默认值:clk_enable

 指定块的时钟使能输入端口的HDL名称。
ClockInputPort

默认值:clk

 指定块的时钟输入信号的HDL名称。
ConstrainedOutputPipeline

默认值:0

 通过重新分配设计中的现有延迟，指定您希望代码生成器在接口输出处插入的延迟数。
EntityName

默认值:实体名称字符串从块名称派生，并在必要时修改以生成合法的VHDL®实体名称。

指定硬件描述语言(VHDL)实体或Verilog®模块为块生成的名称。
GenericList

传递一个单元格数组变量，其中包含每个单元格数组，每个单元格数组包含两个或三个字符串，或者输入一个单元格数组的单元格数组，每个单元格数组包含两个或三个字符串。字符串表示VHDL的名称、值和可选数据类型通用的或Verilog参数．默认数据类型为整数．

默认值:无

指定VHDL的列表通用的或Verilog参数名称-值对，每个名称-值对都具有可选的数据类型规范，以传递给具有黑箱实现。

例如，在“HDL块属性”对话框中输入{'的名字”、“价值”、“类型'}，或者，如果数据类型为整数,输入{'的名字”、“价值'}．

设置GenericList使用hdlset_param，在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值”、“类型“}”);

如果数据类型为整数，在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值“}”);
ImplementationLatency

-1 | 0 |正整数

默认值:1

指定外部组件在时间步长的附加延迟，相对于Simulink块。金宝app

如果为0或更大，则该值用于延迟平衡。输入和输出必须以相同的速率运行。

如果是-1，则延迟未知。这将禁用延迟平衡。
InlineConfigurations
(仅硬件描述语言(VHDL))

在|从

默认值:不指定时，默认为global的值InlineConfigurations财产。

 如果从，抑制块配置的生成，并需要用户提供的外部配置。
InputPipeline

默认值:0

 在生成的代码中指定输入管道阶段的数量(管道深度)。
OutputPipeline

默认值:0

 指定生成代码中的输出管道阶段数(管道深度)。
ResetInputPort

默认值:重置

 指定块的重置输入的HDL名称。
VHDLArchitectureName
(仅硬件描述语言(VHDL))

默认值:rtl

 指定为块生成的RTL体系结构名称。体系结构名称仅在InlineConfigurations是在．
VHDLComponentLibrary
(仅硬件描述语言(VHDL))

默认值:工作

 指定从中加载VHDL组件的库。

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