AXI经理

访问MATLAB的FPGA板上的Axi从属内存^®或模拟金宝app^®

笔记

Matlab Axi Master已重命名为AXI经理。在软件和文档中，术语“经理”和“下属”替换“主”和“从”。

通过使用FPGA设计中的AXI Manager IP访问MATLAB或SIMULINK的板载存储金宝app位置。该IP连接到板上的下属内存位置。IP还响应MATLAB或SIMULINK的读写命令，jtag，pci express金宝app^®，或以太网电缆。

要使用此功能，您必须为FPGA板下载硬件支持包。金宝app支持软件包安装包含更多有关此功能的文档。金宝app请参阅支金宝app持包文档：

AXI经理（英特尔FPGA董事会的HD金宝appL验证支持包）
AXI经理（Xilinx FPGA板的金宝appHDL验证支持包）

有关下载支持包的信息，请参阅金宝app下载FPGA董事会支持包金宝app。

话题

为AXI Manager设置
高级步骤，用于从MATLAB或SIMULINK访问FPGA板上的内存。金宝app

特色示例

使用基于JTAG的AXI Manager访问FPGA内存

使用基于JTAG的AXI Manager访问连接到FPGA的记忆。在FPGA中，存在一个Xilinx®DDR存储器控制器和BRAM控制器，分别用于访问DDR存储器和BRAM。这些内存控制器为FPGA中的其他组件提供了一个AXI4从属接口，用于写和读取操作。基于JTAG的AXI Manager功能提供了一个AXI Manager组件，您可以使用该组件访问FPGA中的任何AXI从属IP。此示例演示了如何将Axi Manager IP集成到XilinxVivado®项目中，以及如何使用MATLAB®从DDR存储器和BRAM中编写和读取数据。此示例使用Vivado Simulator模拟设计，然后对FPGA进行编程，并从MATLAB控制台执行和读取操作。

基于以太网的AXI经理的IP核心生成工作流程

使用HDL Verifier™以太网AXI Manager IP访问HDL Coder™产品生成的寄存器。AXI Manager直接从MATLAB®提供了对FPGA寄存器的访问权限。