费尔模拟与高密度脂蛋白工作流顾问金宝app
步骤1:启动HDL工作流顾问
遵循指示调用HDL工作流顾问。看到开始使用HDL工作流顾问(高密度脂蛋白编码器)。
请注意
你必须有一个高密度脂蛋白编码器™许可生成使用高密度脂蛋白HDL代码流程顾问。
第二步:设定目标和目标频率
在步骤1,设定目标,点击1.1目标设备和合成工作流程执行以下操作:
选择
FPGA-in-the-Loop从下拉列表中目标工作流程。下目标平台从下拉列表中,选择一个开发板。家庭,设备,包,速度填写的HDL工作流顾问。如果你还没有下载一个高密度脂蛋白校验™FPGA板支持包,选择金宝app
得到更多的董事会。然后再回到这一步后,您已经下载了一个FPGA板支持包。金宝app为文件夹输入文件夹名称,保存项目文件。默认值是
hdl_prj在当前工作目录中。
在你选择一个费尔目标在步骤1.1中,点击1.2目标频率。
设置目标频率(MHz)你的设计的时钟速度在FPGA上实现。显示了可用的频率范围频率范围(MHz)参数。对于英特尔®董事会和Xilinx®董事会、工作流顾问检查请求的频率对那些可能请求的董事会。如果所请求的频率为这个委员会是不可能的,工作流顾问返回一个错误,表明另一种频率。在Xilinx Vivado®支金宝app持董事会或PCI Express®董事会、工作流顾问不能检查的频率。合成工具做出最大的努力尝试请求的频率,但可以选择另一种频率如果指定的频率是不可以实现的。默认值是
25MHz。
第三步:准备HDL代码生成模型
在步骤2,准备HDL代码生成模型2.1 - -2.4中描述,执行步骤准备HDL代码生成模型的概述(高密度脂蛋白编码器)。
此外,执行步骤2.5检查FPGA-in-the-Loop兼容性验证模型与费尔兼容。
步骤4:HDL代码生成
在步骤3中,HDL代码生成,执行3.1和3.2中描述的步骤HDL代码生成概述(高密度脂蛋白编码器)。
第五步:设置FPGA-in-the-Loop选项
在步骤4.1,设置FPGA-in-the-Loop选项如果有必要,改变这些选项:
FPGA-in-the-Loop连接:费尔模拟连接方法。下拉菜单中的选项更新根据连接方法支持您所选择的目标板。金宝app如果目标板和HDL验证器支持的连接,你可以选择金宝app
以太网,JTAG,或串行总线。委员会地址:
当您选择一个以太网连接,你可以调整董事会IP和MAC地址,如果必要的。
选项 指令 董事会的IP地址 使用这个选项设置董事会的IP地址如果没有默认的IP地址期间)(192.168.0.2。
期间)如果默认董事会IP地址(192.168.0.2使用由另一个设备,或者你需要一个不同的子网,改变董事会IP地址按照以下指南:
子网地址,一般前三个字节的IP地址,必须相同的子网主机IP地址。
最后一个字节的IP地址必须不同于主机IP地址的最后一个字节。
董事会IP地址不能与其他计算机的IP地址冲突。
例如,如果192.168.8.2主机IP地址,那么您可以使用192.168.8.3,如果可用。
董事会MAC地址 在大多数情况下,您不需要改变董事会的MAC地址。如果你超过一个FPGA开发板连接到一个主机,改变董事会MAC地址的任何额外的董事会,这样每个地址是独一无二的。你必须有一个为每个董事会独立的网卡。
改变董事会的MAC地址,点击董事会MAC地址字段。指定一个地址不同于属于其他设备连接到你的电脑。获得董事会MAC地址为一个特定的FPGA开发板,参考标签贴在黑板上或咨询产品文档。
指定附加HDL设计源文件:
指示DUT使用额外的源文件添加。(可选)显示源文件的完整路径,复选框标题显示源文件的完整路径。高密度脂蛋白工作流顾问试图识别源文件类型。如果文件类型不正确,你可以改变它的选择文件类型下拉列表。
费尔在以太网
在JTAG费尔
费尔在串行总线
第六步:生成FPGA编程文件和FPGA-in-the-Loop模型
在步骤4.2,构建FPGA-in-the-Loop,点击运行这个任务。
在构建过程中,发生以下行为:
HDL工作流顾问生成一个费尔块顶级模块和地方命名的新模型。接下来的图显示了一个示例包含费尔的新模型。
新模型生成后,高密度脂蛋白工作流顾问打开一个命令窗口:
在这个窗口中,FPGA设计软件进行合成,健康,PAR和FPGA编程文件生成。
当这个过程完成后,在命令窗口消息提示您关闭该窗口。
高密度脂蛋白工作流顾问建立试验台模型生成的费尔块左右。
第七步:加载到FPGA编程文件
确保您的FPGA开发板设置,驱动,连接到你的机器由董事会制造商文档。然后,程序FPGA执行以下步骤:
双击费尔块在你的模型金宝app®模型打开块面具。
在主要选项卡上,单击负载编程文件下载到FPGA。
加载过程可能需要几分钟,这取决于子系统有多大。对于非常大的子系统,过程需要一个小时或更长时间。
进行进一步的故障排除技巧,请参阅加载到FPGA编程文件。
第八步:运行模拟
在仿真金宝app软件,在模拟选项卡上,单击运行。费尔模拟的结果应该匹配模型的参考模型或最初的HDL代码。金宝app
请注意
关于初始化:模型从时间0,这意味着的RAM模型被初始金宝app化为零。然而,这并不是真正的硬件。如果你有公羊在你的设计中,首先模拟将匹配模型,但任何后续运行可能不匹配。金宝app
的解决方法是重新加载FPGA比特流在重新运行模拟。为此,单击负载在费尔块面具。
