简单锁相环模型的设计与评估

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这个例子展示了如何使用参考架构设计一个简单的锁相环(PLL)，并使用PLL Testbench验证它。

锁相环是一种频率合成器系统，它产生的输出信号的相位取决于其输入信号的相位。在最简单的形式中，PLL由相位/频率检测器(PFD)、电荷泵、环路滤波器、压控振荡器(VCO)和反馈环路中的时钟分频器组成。PFD和电荷泵一起产生与两个输入信号相位差成比例的误差信号。环路滤波器去除驱动VCO的错误信号中的高频成分。压控振荡器的输出通过时钟分压器馈送到PFD的输入端，产生负反馈回路。

Mixed-Signal Blockset™提供参考架构来设计简单的锁相环模型和测试平台，以验证设计的模型符合设计规范。

建立锁相环测试平台模型

打开模型simplePLL作为支持文件附加到本示例中。金宝app该模型由单模数的整数N锁相环模块和锁相环测试模块组成。

open_system (“simplePLL.slx”）

锁相环规格和缺陷

使用的数据表Skyworks SKY73134-11设计锁相环系统，锁定在2.8 GHz。

双击Integer N PLL with Single Modulus Prescaler块，打开block Parameters对话框，检查这些设置PFD和电荷泵选项卡。*在电荷泵选项卡,输出电流被设置为2．7马。的死区补偿和输入阈值参数保持默认值。

在VCO选项卡,VCO的敏感性被设置为20.MHz / V。的免费的运行频率略低于目标锁定频率，并设置为2．78GHz。的相位噪声频率偏移被设置为[100e3 1e6 3e6 10e6]赫兹和相位噪声电平(dBc/Hz)被设置为[−108−134−145−154]dBc / Hz。