Check Static Upper Bound

检查信号小于（或选择等于）静态上限

图书馆：
金宝appSimulink /模型验证
HDL编码器 /模型验证

Description

这Check Static Upper Bound块检查输入信号是否小于（或选择等于）在每个时间步骤中指定的下限，并在比较后执行断言。这上限参数定义上限。如果输入信号小于上限，则断言为true (1)and the block does nothing. If not, the block halts the simulation and returns an error message by default.

输入信号和绑定可以是标量，向量或矩阵。输入和界限必须是相同的数据类型。该块根据信号将输入的值与约束的值进行比较。

将标量与向量或矩阵进行比较时，该块将标量与非量表输入信号或绑定的每个元素进行比较。
当将向量或矩阵信号与向量或矩阵上限进行比较时，该块将输入信号与逐元元素进行比较。
对于具有向量或矩阵的输入信号和界限的模型，输入信号和界限必须具有相同的尺寸。

Ports

Input

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`port_1`- 针对绑定的输入信号
标量|vector | matrix

Input signal checked against the upper bound specified by the上限范围。

数据类型：一半|单身的|双倍的|int8|int16|int32|INT64|UINT8|uint16|UINT32|Uint64|布尔|fixed point|enumerated

输出

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`port_1`- 断言输出信号
标量

输出信号是true (1)如果主张成功，并且false (0)如果断言失败。如果在“配置参数”窗口中数学和数据类型部分，下Advanced parameters，您选择实施逻辑信号作为布尔数据, then the output data type is布尔。Otherwise, the data type of the signal is双倍的。

依赖性

要启用此输出端口，请选择输出assertion signalparameter check box.

数据类型：双倍的|布尔

参数

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`上限`— Upper boundary value
标量|vector | matrix

Specify the upper bound on the range of amplitudes that the input signal can have.

程序化使用

Parameter:max

类型：字符串标量或生产er vector

默认："0"

`Inclusive boundary`— Include the upper bound in range
`on`（默认）|`off`

Select this check box to make the range of valid input amplitudes include the upper bound.

程序化使用

Parameter:max_included

类型：字符串标量或生产er vector

值：“在”|"off"

默认：“在”

`启用断言`— Enable or disable check
`on`（默认）|`off`

清除此参数会禁用块，并导致模型的行为，好像块不存在。要启用或禁用所有验证块，无论此选项的设置如何，请转到“配置参数”窗口，请单击诊断>数据有效性, expand theAdvanced parameters部分，设置模型验证block enabling到启用全部orDisable all。

程序化使用

Parameter:enabled

类型：字符串标量或生产er vector

值：“在”|"off"

默认：“在”

`Simulation callback when assertion fails (optional)`- 评估何时断言失败的表达
`“”`（默认）|MATLAB表达

指定MATLAB^®表达式评估何时断言失败。因为在MATLAB工作区中评估了表达式，因此定义了该工作空间中表达式中使用的所有变量。

依赖性

To enable this parameter, select the启用断言范围。

程序化使用

Parameter:callback

类型：字符串标量或生产er vector

默认：“”

`断言失败时停止模拟`- 检查失败时是否停止模拟
`on`（默认）|`off`

当检查失败时，选择此参数以停止模拟。清除此参数以显示警告并继续模拟。

程序化使用

Parameter:停车

类型：字符串标量或生产er vector

值：“在”|"off"

默认：“在”

`输出assertion signal`— Create output signal
`off`（默认）|`on`

选择此参数以启用输出端口。

程序化使用

Parameter:出口

类型：字符串标量或生产er vector

值：“在”|"off"

默认："off"

`Select icon type`- 选择图标类型
`形象的`（默认）|`文本`

指定块图标的样式。这形象的option displays a graphical representation of the assertion condition on the icon. The文本选项显示代表断言条件的数学表达式。

程序化使用

Parameter:图标

类型：字符串标量或生产er vector

值："graphic"|“文本”

默认："graphic"

模型示例

检查信号上限与检查静态上限块

This model uses the Check Static Upper Bound block to determine the upper bound of an input sine wave.

Open Model

查看验证管理器中的模型验证块

该模型包含一个信号构建器块，该块将五个测试信号馈送到模型验证块。前四个信号直接连接以检查静态上限块。

Open Model

Block Characteristics

数据类型	`布尔`\|`双倍的`\|`enumerated`\|`fixed point`\|`一半`\|`integer`\|`单身的`
Direct Feedthrough	`no`
多维信号	`是的`
可变大小信号	`no`
零交叉检测	`no`

扩展功能

C/C++ Code Generation
使用Simulink®Coder™生成C和C ++代码。金宝app

For information about how金宝app^®CODER™生成的代码处理模型验证块，请参阅Configure Model for Debugging（金宝appSimulink编码器）。

Not recommended for production code.

HDL代码生成
Generate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

HDL Coder™ provides additional configuration options that affect HDL implementation and synthesized logic.

HDL Architecture

This block checks whether each input signal element is lower than a static upper bound during simulation, but it is not included in the generated code.

PLC代码生成
Generate Structured Text code using Simulink® PLC Coder™.

定点转换
Design and simulate fixed-point systems using Fixed-Point Designer™.

版本历史记录

Introduced before R2006a

也可以看看

检查静态下限|检查动态下限|检查动态上限|检查动态范围

Check Static Upper Bound

Description

Ports

Input

port_1- 针对绑定的输入信号标量|vector | matrix

输出

port_1- 断言输出信号标量

依赖性

参数

上限— Upper boundary value标量|vector | matrix

程序化使用

Inclusive boundary— Include the upper bound in rangeon（默认）|off

程序化使用

启用断言— Enable or disable checkon（默认）|off

程序化使用

Simulation callback when assertion fails (optional)- 评估何时断言失败的表达“”（默认）|MATLAB表达

依赖性

程序化使用

断言失败时停止模拟- 检查失败时是否停止模拟on（默认）|off

程序化使用

输出assertion signal— Create output signaloff（默认）|on

程序化使用

Select icon type- 选择图标类型形象的（默认）|文本

程序化使用

模型示例

检查信号上限与检查静态上限块

查看验证管理器中的模型验证块

Block Characteristics

扩展功能

C/C++ Code Generation使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成Generate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

PLC代码生成Generate Structured Text code using Simulink® PLC Coder™.

定点转换Design and simulate fixed-point systems using Fixed-Point Designer™.

版本历史记录

也可以看看

`port_1`- 针对绑定的输入信号
标量|vector | matrix

`port_1`- 断言输出信号
标量

`上限`— Upper boundary value
标量|vector | matrix

`Inclusive boundary`— Include the upper bound in range
`on`（默认）|`off`

`启用断言`— Enable or disable check
`on`（默认）|`off`

`Simulation callback when assertion fails (optional)`- 评估何时断言失败的表达
`“”`（默认）|MATLAB表达

`断言失败时停止模拟`- 检查失败时是否停止模拟
`on`（默认）|`off`

`输出assertion signal`— Create output signal
`off`（默认）|`on`

`Select icon type`- 选择图标类型
`形象的`（默认）|`文本`

C/C++ Code Generation
使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成
Generate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

PLC代码生成
Generate Structured Text code using Simulink® PLC Coder™.

定点转换
Design and simulate fixed-point systems using Fixed-Point Designer™.