硬件上的原型无线通信算法
当Xilinx的Communications To金宝appolbox™支持包®Zynq.®基于收音机使您能够在基于Xilinx Zynq的无线电硬件上设计，原型和验证实用的无线通信系统。
使用基于Xilinx Zynq的无线电作为I / O外设来发送和接收使用MATLAB的实时任意波形®系统对象或Simulink金宝app®块。
传输并接收框中的RF信号，从现实世界的条件下启用SDR设计的快速测试。
在一个或两个通道上传输和接收数据。
轻松配置RF无线电设置。
使用突发模式获取高带宽信号。
在Si金宝appmulink，Customize和Prototype SDR算法中。仅针对设备的FPGA结构，或者在手臂上部署分区硬件 - 软件共设计实现®处理器和设备的FPGA织物（Windows®仅限操作系统）。
运行应用程序示例以开始。
支持包提金宝app供了两个工作流程：
仅限FPGA定位 - 此工作流使用HDL Coder™的生成的HDL代码Xilinx Zyn金宝appq平台的HDL编码器支持包。
硬件软件共同设计 - 此工作流程也使用HDL编码器和Xilinx Zyn金宝appq平台的HDL编码器支持包。它还需要金宝appSimulink Coder™，嵌入式编码器®，和Xilinx Zynq平台的嵌金宝app入式编码器支持包。
当LTE MIB恢复和单元扫描仪使用ADIM Devices AD9361 / AD9364（基于Xilinx Zynq的Radio的通信工金宝app具箱支持包）金宝app支持包示例显示如何使用硬件软件共同设计工作流程从而从其部署设计LTE HDL MIB恢复到带无线电女性卡的硬件板。当LTE接收器使用ADIM DEVICESAD AD9361 / AD9364（基于Xilinx Zynq的Radio的通信工金宝app具箱支持包）金宝app支持包示例显示如何捕获用于测试您的设计的Live LTE数据。
如何安装支持包金宝app
A.金宝app支持包是一个加载项，使您可以使用MathWorks®产品具有特定的第三方硬件和软件。金宝app支持包使用基本产品的许可证。例如，基于Xilinx Zynq的广播电台的通信工具金宝app箱支持包需要通信工具箱许可证。
使用MATLAB金宝app安装支持包附加组件菜单。你也可以使用附加组件更新已安装的支持包软件或更新第三方硬件上的固件更新金宝app菜单。
在MATLAB上安装支金宝app持包家标签，在环境部分，点击附加组件>获取硬件支持包金宝app。您可以通过选择类别（例如硬件供应商或应用程序区域）或执行关键字搜索来过滤此列表。
搜索附加组件列表Zynq.，并安装这些支持包：金宝app
基于Xilinx Zynq的广播电台的通信工具金宝app箱支持包
Xilinx Zyn金宝appq平台的HDL编码器支持包
Xilinx Zynq平台的嵌金宝app入式编码器支持包（仅适用于硬件 - 软件共同设计）
当支持包安装完成后金宝app，必须设置主计算机和无线电硬件。对于Windows系统，安装程序提供导向设置步骤。对于Linux.®系统，安装程序链接到手动设置说明。
设计要求
当基于Xilinx Zynq的广播电台的通信工具金宝app箱支持包提供了一个参考设计，您可以使用它来创建集成到无线电硬件的IP核心。使用HDL Workflow Advisor指导您通过使用参考设计生成可共享和可重用的IP核心模块。
为了使用参考设计，您的FPGA目标设计必须使用具有控制信号的流数据接口，该控制信号表示每个样本的有效性。无线HDL Toolbox™块提供此接口。用来示例控制总线选择器块将有效控制信号与总线分开。
要使用支持包部署设计，您的设计必须满足这些前提条件。金宝app
每个数据输入或输出必须是16位。适合参考设计的HDL子系统不支持端口处的复杂信号。金宝app处理复杂的输入和输出，模型在子系统边界处的单独I和Q端口。
为给定参考设计的所有端口建模，即使不使用端口。
在Si金宝appmulink中，必须以相同的采样率驱动输入和输出数据和有效信号。因此，子系统的输入和输出时钟速率必须相等。
以HDL子系统的最快速率时钟数据和有效信号。
对于仅FPGA的目标工作流程：
不支持双工操作。金宝app使用发送或接收操作，但不是两个。
对于硬件 - 软件共同设计工作流程：
支持双工操作。金宝app您可以使用同一设计中的发送器和接收器块。
AXI4-Lite寄存器端口可以以任意速率计时。
在单通道模式下，您可以仅发送或接收包含偶数样本的数据帧。如果使用奇数样本，软件将在每个帧的末尾插入零样本。
实时设计遇到大量数据和比可以在Simulink中模拟的更大的状态进展集。金宝app确保模拟并生成控制逻辑以处理子帧之间的重新启动。考虑一旦设计部署到电路板，将添加额外的子系统端口以用于调试这些扩展状态的调试可见性。
调试设计
一旦设计部署到电路板，您的设计中内部信号的可见度要少得多。为了提高可见性，您可以在生成IP核心之前向子系统添加临时输出端口。可以帮助调试的信号是设计状态，MUX选择信号或其他控制参数，以及数据路径的中间阶段的数据值。您还可以添加输入端口和MUXES，以便选择外部控制诸如MUX选择信号和增益值的参数。
当您在外部模式下模拟板上的设计时，可以从Simulink驱动和查看这些端口。金宝app当Xilinx Zynq Axi接口来自生成的软件模型的块为设计的输入和输出端口提供了一个Simulink接口，而在电路板上运行。金宝app
一旦您相信您的设计表现正常，您可以删除这些端口并重新生成IP核心。
另一种调试策略是包括在FPGA上存储存储在存储器中的已知输入信号。此内存可以是Simulink模型中生成的HDL代码的一部分。金宝app当LTE MIB恢复和单元扫描仪使用ADIM Devices AD9361 / AD9364（基于Xilinx Zynq的Radio的通信工金宝app具箱支持包）金宝app支持包示例显示输入端口ExternalDatasel.这在存储的数据集和来自无线电的实时数据之间提供交换机。
相关主题
- 基于Xilinx Zynq的广播电台的通信工具金宝app箱支持包
- FPGA定位工作流程（基于Xilinx Zynq的Radio的通信工金宝app具箱支持包）
- 硬件软件共同设计工作流程（基于Xilinx Zynq的Radio的通信工金宝app具箱支持包）
- LTE HDL MIB恢复
- LTE HDL SIB1恢复
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