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更新2021年9月22日
HDL Verifier™S金宝appupport Package for Intel®FPGA Boards包含用于FPGA in- in- loop (FIL)模拟的板定义文件，使用HDL Verifier并支持Intel FPGA和SoC FPGA板。利用FIL模拟，使用MATLAB®或Simulink®在实际硬件中测试任金宝app何现有HDL代码的设计。
FPGA数据捕获功能可以让您在MATLAB中观察设计信号，而设计运行在Intel FPGA或SoC FPGA上。然后将这些信号在MATLAB或Simulink中进行分析验证，或使用DS金宝appP系统工具箱中的逻辑分析仪进行查看。
支持包中包含的MATLAB作为AXI Master IP使您可以直接从MATLAB中读取金宝app或写入车载内存位置。
MATLAB版本兼容性
创建R2014a
兼容R2014a ~ R2021b
