高密度脂蛋白编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
高密度脂蛋白编码器TM生成可移植的、可合成的Verilog®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件金宝app®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型设计。
HDL编码器提供了一个自动化Xilinx编程的工作流顾问®,Microsemi®,英特尔®fpga。你可以高密度脂蛋白控制架构(49:42)和实现,突出关键路径,并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在您的Simulink模型金宝app和生成的Verilog和VHDL代码之间,支持对遵循DO-254和其他标准的高完整性应用程序进行代码验证。
开始:
高级硬件设计
设计您的子系统可以从300多个HDL-ready Simulink块、MATLAB函数和状态图中进行选择。金宝app模拟您的设计的硬件行为,探索不同的体系结构,并生成可集成的VHDL或Verilog。
独立于供应商的目标
生成可合成的RTL,用于各种实现工作流和FPGA、ASIC和SoC设备。重用相同的模型来生成原型和生产代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计,更有效地聚合高质量的系统设计。了解硬件实现如何在工作流程的早期影响算法约束。
更优化的设计
在提交RTL实现之前,研究各种各样的硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、dsp和ram。
fpga器件
生成有效映射到的RTL赛灵思公司,英特尔,MicrosemiFPGA和SoC设备。将输入和输出映射到设备级I/O和AXI寄存器硬件支持包金宝app为流行的板,或定义自己的自定义参考设计。
实时仿真与测试
目标可编程的FPGA I/O模块从Speedgoat使用HDL工作流Advisor,并模拟使用金宝app仿真软件实时™。本机浮点HDL代码生成为高精度原型化简化了工作流程。
无线通信
使用实时或捕获的信号设计系统级算法,然后添加硬件体系结构细节或重用子系统和块无线HDL工具箱™。部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。
视频和图像处理
生成有效的RTL视觉HDL工具箱™块和子系统,其中模型流硬件实现的视觉处理算法。通过建模内存和软件事务延迟改进算法SoC Blockset™。
边境植物建模
对复杂的Simscape™进行实时仿真半实物仿真)工厂模型在FPGA上运行的快速控制原型系统。使用Simscape HDL工作流顾问自动编程Speedgoat FPGA I/O模块。
AXI4-Stream。文中
生成具有多个输入/输出通道的IP内核
高带宽AXI主
在AXI4主数据端口上生成最多512位的IP内核
Simscape半实物
从多个Simscape网络生成HDL
混淆HDL输出
生成带有随机标识符名称的纯文本HDL代码
Gigasample-per-second (gsp)区域
从经过hdl优化的NCO生成基于帧的输出,用于高速应用程序(需要DSP System Toolbox)
变量CIC抽取因子
指定抽取因子作为CIC抽取器HDL优化块的输入(需要DSP系统工具箱)
看到发布说明了解这些特性和相应功能的详细信息。
用于FPGA、ASIC和SoC开发的MATLAB
领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®开发可在FPGA、ASIC和SoC设备上部署的原型和生产应用程序。