高密度脂蛋白编码器

为FPGA和ASIC设计生成VHDL和Verilog代码

高密度脂蛋白编码器TM生成可移植的、可合成的Verilog®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件金宝app®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型设计。

HDL编码器提供了一个自动化Xilinx编程的工作流顾问®,Microsemi®,英特尔®fpga。你可以高密度脂蛋白控制架构(49:42)和实现,突出关键路径,并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在您的Simulink模型金宝app和生成的Verilog和VHDL代码之间,支持对遵循DO-254和其他标准的高完整性应用程序进行代码验证。

开始:

HDL代码生成

在抽象的高层开发和验证硬件设计,并自动生成针对FPGA、ASIC或SoC设备的综合RTL代码。

高级硬件设计

设计您的子系统可以从300多个HDL-ready Simulink块、MATLAB函数和状态图中进行选择。金宝app模拟您的设计的硬件行为,探索不同的体系结构,并生成可集成的VHDL或Verilog。

一种脉冲检测算法的硬件结构。

独立于供应商的目标

生成可合成的RTL,用于各种实现工作流和FPGA、ASIC和SoC设备。重用相同的模型来生成原型和生产代码。

生成高效的独立于供应商的集成RTL,可以部署在任何FPGA、ASIC或SoC设备上。

可读,可跟踪的HDL代码

遵守功能性安全标准,例如做- 254,ISO 26262,IEC 61508通过维护需求、模型和HDL之间的可跟踪性。生成的HDL符合行业标准规则,对于代码检查是可读的。

生成的HDL代码链接到源模型和需求。

预测设计关闭

使算法和硬件设计工程师能够在一个单独的环境中一起工作,应用他们各自的专业知识,同时消除依赖于规范文档和手工编码的RTL的传统工作流中存在的通信鸿沟。

更快的硬件开发

通过在一个环境中集成算法和硬件设计,更有效地聚合高质量的系统设计。了解硬件实现如何在工作流程的早期影响算法约束。

协作在工作流程的早期向算法添加硬件实现细节。

更优化的设计

在提交RTL实现之前,研究各种各样的硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、dsp和ram。

快速探索广泛的实现选项。

前验证

在您的工作流程的早期阶段,在系统级别上模拟数字、模拟和软件功能,并在您细化模型以实现这些功能的过程中不断地进行集成。管理测试套件,测量测试覆盖率,并生成组件以启动RTL验证。

验证和调试高级功能,并生成用于RTL验证的模型。

FPGA、ASIC和SoC部署

部署到原型或生产硬件。自动瞄准各种各样的设备和电路板。

在FPGA原型板上测试无线通信算法。

实时仿真与测试

目标可编程的FPGA I/O模块Speedgoat使用HDL工作流Advisor,并模拟使用金宝app仿真软件实时™本机浮点HDL代码生成为高精度原型化简化了工作流程。

使用HDL Workflow Advisor以Speedgoat FPGA I/O板为目标。

有特色的应用程序

设计和生成信号处理和控制应用程序的代码,要求自定义数字硬件的性能和效率。

无线通信

使用实时或捕获的信号设计系统级算法,然后添加硬件体系结构细节或重用子系统和块无线HDL工具箱™。部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。

实现无线通信算法的硬件架构。

电机及功率控制

实现复杂的低延迟控制系统在FPGA、ASIC或SoC硬件上进行维护浮点在需要时的准确性。使用工厂模型进行模拟,部署到原型系统,并重用模型进行生产部署。

从浮点电机控制算法生成HDL。

视频和图像处理

生成有效的RTL视觉HDL工具箱™块和子系统,其中模型流硬件实现的视觉处理算法。通过建模内存和软件事务延迟改进算法SoC Blockset™

hdl优化的视频和图像处理块。

边境植物建模

对复杂的Simscape™进行实时仿真半实物仿真)工厂模型在FPGA上运行的快速控制原型系统。使用Simscape HDL工作流顾问自动编程Speedgoat FPGA I/O模块。

转换Simscape植物模型部署到Speedgoat FPGA I/O板。

设计及验证工作流程

将算法设计与硬件实现相连接涉及的不仅仅是HDL代码生成。学习最佳实践用于原型设计和生产流程。

设计硬件

开发在流数据上有效工作的算法。使用支持hdl的Simulink块、自定义MATLAB函数块和状态图添加硬件体系结构细节。金宝app

浮点数到定点

定点量化以数值精度换取实现效率。定点设计师™帮助自动化和管理这个过程本机浮点HDL代码生成提供了广泛的动态范围操作的准确性。

自动定点量化,使用本地浮点数合成,或使用两者的组合。

原型设计和验证

应用左移验证尽早消除bug,确保硬件在系统上下文中按需要工作。使用高密度脂蛋白校验™直接从MATLAB和Simulink中调试FPGA原型,生成组件以加速RTL验证。金宝app

验证高级功能,在连接到Simulink的FPGA上模拟生成的HDL,并生成模型。金宝app

最新的特性

AXI4-Stream。文中

生成具有多个输入/输出通道的IP内核

高带宽AXI主

在AXI4主数据端口上生成最多512位的IP内核

Simscape半实物

从多个Simscape网络生成HDL

混淆HDL输出

生成带有随机标识符名称的纯文本HDL代码

Gigasample-per-second (gsp)区域

从经过hdl优化的NCO生成基于帧的输出,用于高速应用程序(需要DSP System Toolbox)

变量CIC抽取因子

指定抽取因子作为CIC抽取器HDL优化块的输入(需要DSP系统工具箱)

看到发布说明了解这些特性和相应功能的详细信息。

用于FPGA、ASIC和SoC开发的MATLAB

领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®开发可在FPGA、ASIC和SoC设备上部署的原型和生产应用程序。