HDL验证
验证Verilog和VHDL使用HDL仿真器和FPGA开发板
HDL验证器™让您测试和验证Verilog®和VHDL®FPGAs、asic和soc的设计。您可以根据MATLAB中运行的测试工作台来验证RTL®或者S金宝appimulink的®使用协同仿真与HDL仿真。这些相同的测试平台可以与FPGA和SoC开发板被用来验证在硬件HDL实现。
HDL验证提供的工具在Xilinx调试和测试FPGA实现®和英特尔®板。您可以使用MATLAB来写和从存储器映射寄存器读取硬件测试设计。您可以将探讨设计和设定的触发条件，以内部信号上传到MATLAB进行可视化和分析。
HDL验证生成验证模型，在RTL测试平台，包括通用验证方法学（UVM）测试平台使用。这些模型在支持的SystemVerilog直接编程接口（DPI）模拟器完美运行。金宝app
开始:
调试和验证系统设计
使用MATLAB和Simulink中的系统测试工作台和黄金参考模型来验证Verilog或VHDL代码是否符合功能规范。金宝app用Cadence用MATLAB或Simulink验证设计金宝app®敏锐的®和Xcelium™模拟器或Mentor Graphics公司®的ModelSim®和奎斯塔®模拟器。
使用HDL cosi金宝appmulation验证Simulink模型。
整合现有HDL代码
将原有或第三方HDL代码到MATLAB算法或Simulink模型的系统级仿真。金宝app使用协同仿真向导自动导入Verilog或VHDL代码，并连接到Mentor Graphics公司或Cadence的HDL仿真器。
使用Cosimulation向导导入VHDL或Verilog。
测量HDL代码覆盖率
使用来自代码覆盖率分析工具和Mentor Graphics和Cadenc金宝appe HDL模拟器中的交互式源调试器的结果，评估和改进Simulink中的测试工作台。执行交互式测试或编写脚本来驱动批处理模拟。
使用cosimulation获得代码覆盖率统计信息。
UVM组件生成
生成Simulink模型完整的通用验证方法学（UVM）测试台。金宝app生成验证部件，如UVM序列，记分板和设计被测（DUT的），并将其纳入生产测试台。
用于功能验证的UVM环境。
SystemVerilog的DPI组件生成
从MATLAB函数或Simulink子系统中生成SystemVerilog DPI组件作为行为模型，用于功能验证环境(包括Sy金宝appnopsys VCS)®、Cadence Incisive或Xcelium，以及Mentor Graphics ModelSim或Questa。
生成SystemVerilog组件。
SystemVerilog断言
从生成在Simulink模型断言本地SystemVerilog声明。金宝app使用所产生的断言，保证跨Simulink设计的行为和你的生产验证环境一致的验证。金宝app
从断言块生成代码。
FPGA-在环仿真测试
使用系统测试台在MATLAB或Simulink中运行测试HDL实现方案，FPGA开发板执行金宝app。自动连接您的主机赛灵思，英特尔®和Microsemi的®FPGA开发板以太网，JTAG或PCI Express®。
使用FPGA板执行FPGA-in-the-loop验证。
FPGA数据采集
从FPGA上执行的设计中捕获高速信号，并自动将其加载到MATLAB中进行查看和分析。在整个设计过程中分析信号，以验证预期的行为或调查异常。
捕获信号，并将其上传到MATLAB进行分析。
用MATLAB对内存进行读写
通过JTAG、以太网或PCI Express通过将MathWorks中的HDL代码插入到FPGA设计中，从而从MATLAB中访问板上内存位置。通过对AXI寄存器的读写访问来测试FPGA算法，并在MATLAB和车载存储器之间传输大信号或图像文件。
从MATLAB访问板上存储器位置。
HDL自动化联合仿真
所产生的Verilog或VHDL代码进行自动验证高密度脂蛋白编码器直接从HDL工作流顾问工具。
生成HDL使用工作流顾问的HDL协同仿真模型。
FPGA测试自动化
通过与赛灵思，英特尔和Microsemi的开发工具集成FPGA产生的比特流执行从MATLAB或Simulink的测试平台硬金宝app件验证。到Simulink模型加入测试点信号捕金宝app获，并将它们加载到MATLAB进行查看和分析。
生产使用HDL的工作流程顾问的FPGA，在半实物模型。
SystemVerilog DPI测试台
在HDL代码生成期间，从Simulink模型生成SystemVerilog测试工作台。金宝app使用包含Synopsys VCS、Cadence Incisive或Xcelium、Mentor Graphics ModelSim或Questa和Xilinx Vivado模拟器的HDL模拟器验证生成的Verilog或VHDL代码。
使用HDL编码器生成DPI组件。
从Simulink模型创建虚拟平台可执行文件。金宝app
IP-XACT支金宝app持
自定义您导入IP-XACT™XML文件生成组件的TLM接口。使用TLM发生器来产生IP-XACT文件与Simulink和产生的TLM组件之间的映射信息。金宝app
生成Simulink模型IP-XACT文件。金宝app
UVM组件生成
产生具有可调参数UVM序列或记分牌组件
UVM组件生成
金宝app支持Simulink非虚金宝app拟总线、复杂数据类型和enum数据类型
数据捕获
使用四个以上捕获窗口时的性能改进
MATLAB AXI主
在以太网上为Xilinx Zynq-7000 SoC ZC706评估试剂盒和Avnet ZedBoard执行AXI4读写操作
看到发行说明对任何这些特征和对应的功能的详细说明。
MATLAB用于FPGA、ASIC、SoC开发
领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®开发原型和生产应用对FPGA，ASIC和SoC设备的部署。
