主要内容

FPGA-in-the-Loop模拟

什么是fpga在环仿真?

概述

fpga在环(FIL)仿真提供了使用Simulink的能力金宝app®或MATLAB®用于在实际硬件中测试任何现有HDL代码设计的软件。HDL代码既可以手工编写，也可以从模型子系统中软件生成。

您必须有HDL代码来执行FIL模拟。有两个FIL工作流程:

  • 您有现有的HDL代码(FIL向导)。

    请注意

    FIL向导使用任何可合成的HDL代码，包括由HDL Coder™软件从Simulink模型自动生成的代码金宝app

  • 你有MATLAB代码或Simulink模型金宝app而且一个HDL Coder许可证(HDL工作流顾问)。

    请注意

    当您在工作流Advisor中使用FIL时，HDL Coder使用加载的设计来创建HDL代码。

无论您选择哪种工作流，在创建块或系统对象™时，FIL都会执行以下过程:

  • 生成一个表示HDL代码的FIL块或FIL系统对象

  • 提供合成、逻辑映射、位置和路由(PAR)、编程文件生成和通信通道。

  • 将设计加载到FPGA上

所有这些功能都是为特定的电路板设计的，并为您的RTL代码量身定制。

作为FIL模拟的一部分，块或系统对象和你的模型或应用程序:

  • 从Simulink或MATLAB中传输数金宝app据到FPGA

  • 从FPGA接收数据

  • 在真实的环境中练习设计

费尔通信。下图演示了HDL Verifier™如何使用FIL模拟在Simulink和FPGA板之间通信。金宝app

请注意

HDL Verifier假设只有一根下载线连接到主机，并且FPGA编程软件可以自动检测到这一连接。如果不是，请使用FPGA编程软件为您的FPGA编写正确的选项。

系统级视图。所有DUT I/ o都通过FIL通信逻辑路由到Simu金宝applink。

通信通道

FIL提供了Simulink与FPGA之间收发数据的通信通道。金宝app该通道可以是JTAG、以太网或PCI Express®连接。Simulink与FPGA之间的通信严格同步金宝app，提供了可靠的验证环境。

下游工作流自动化

为了创建FIL编程文件，该软件执行以下任务:

  • 为指定的DUT生成HDL代码并创建ISE项目。

  • 随着您的FPGA设计软件，合成、映射、位置和路由，并为FPGA创建一个编程文件。

  • 通过正常的配置连接将编程文件下载到开发板上的FPGA中。通常情况下，该连接是通过USB线连接的串行线(参见主板用户指南，了解如何连接)。

    • 对于FIL模拟块，单击负载开始下载编程文件。

    • 对于FIL仿真系统对象，发出programFPGA方法启动编程文件下载。

你需要知道的

对于FIL模拟，您必须准备以下项目或信息:

  • 对于FIL向导:

    • 为要测试的设计提供HDL代码(手动编写或软件生成)。

    • 选择HDL文件并指定顶级模块名称。

    • 检查端口设置，确保FIL向导识别输入输出信号和信号大小符合预期。

    • 如果您正在使用Simulink，请金宝app提供一个准备接收生成的FIL块的Simulink模型。

  • 对于HDL工作流顾问:

    您可以从任何合适的Simulink模型生成代码并运行FIL。金宝app遵循以下工作流程FPGA-in-the-Loop．看到用Simulink的HDL工作流顾问进行FIL仿真金宝app．MATLAB代码，见工作流程描述用MATLAB的HDL工作流Advisor进行FIL仿真．