MATLAB AXI Master设置
从MATLAB中访问机载内存位置®或仿真金宝app软件®，您必须在FPGA设计中包含MATLAB AXI主IP。该IP连接到板上的备用内存位置。IP还响应来自MATLAB或Simulink的读写命令，通过JTAG、PCI Express或以太网电缆。金宝app
要使用此功能，必须下载FPGA板的硬件支持包。金宝app看到下载FPGA单板支持包金宝app．
要设置AXI主IP以便从MATLAB或Simulink访问，请遵循以下设置步骤:金宝app
在FPGA设计中包含MATLAB AXI主IP。要将IP文件的路径添加到项目中，请调用
setupAXIMasterForVivado或setupAXIMasterForQuartus功能。打开Vivado®或第四的®，并从IP目录选择MATLAB AXI主IP在您的FPGA设计。
当使用JTAG作为物理连接时，请选择MATLAB作为AXI Master．
当使用以太网作为物理连接时，请选择UDP Matlab作为AXI Master而且以太网MAC集线器并将它们添加到项目中。
当使用PCIe作为物理连接时，请选择PCIe MATLAB作为AXI Master并将其添加到项目中。
在FPGA项目中，指定允许访问AXI主IP的地址。
请注意
AXI主IP支持AXI4 Lite、金宝appAXI4和Altera®Avalon从内存位置。FPGA互连自动将AXI4事务转换为每个地址的协议。
编译您的FPGA项目，包括MATLAB AXI主IP。
使用物理电缆(JTAG、PCI Express或以太网电缆)将FPGA板连接到主机计算机。
编程FPGA与您编译的设计。
请注意
或者，您可以使用示例参考设计在HDL Coder™指导的工作流程中执行这些步骤，例如以下示例中包含的设计:使用IP核生成工作流访问英特尔纯FPGA板上的DUT寄存器(高密度脂蛋白编码器)或使用IP核生成工作流访问Xilinx纯FPGA板上的DUT寄存器(高密度脂蛋白编码器)．
在FPGA上加载设计后，您可以访问板上内存映射的位置。
要从MATLAB中访问电路板，请创建一个aximaster对象，并使用readmemory而且writememory读取和写入板上内存映射位置的方法。
若要从Simulink访问电路板，请创建一个Sim金宝appulink模型并包含AXI Master Read而且AXI主写在里面。配置这些块以读写单板上内存映射的位置。
JTAG注意事项
当使用JTAG作为到您的电路板的物理连接时，您可能有使用相同JTAG连接的其他ip。这些ip包括FPGA数据捕获，英特尔®SignalTap II或Xilinx®Vivado逻辑分析器核心。MATLAB AXI主IP可以在您的设计中与使用JTAG连接的其他IP共存，但是，这些应用程序中一次只能有一个可以使用JTAG电缆。释放aximaster对象返回JTAG资源供其他应用程序使用。
JTAG电缆最常见的冲突使用是重新编程FPGA。在使用电缆对FPGA编程之前，请停止任何FPGA数据捕获或MATLAB AXI主JTAG连接。
主机与FPGA之间的最大数据速率受JTAG时钟频率的限制。对于Intel单板，JTAG时钟频率为12mhz或24mhz。对于Xilinx板，JTAG时钟频率为33mhz或66mhz。JTAG频率由线缆类型和FPGA板支持的最大时钟频率决定。金宝app
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