主要内容
Xilinx Zyn金宝appq平台HDL编码器支持包
生成的FPGA部分的代码ZynqSoC
Xilinx的HDL编金宝app码器™支持包®Zynq®平台金宝app支持IP核的生成，可以使用Xilinx Vivado集成到FPGA设计®或Xilinx ISE。与…结合使用嵌入式编码器®金宝appXilinx Zynq平台支持包，该解决方案可以使用C语言和HDL语言生成Xilinx Zynq SoC程序。软硬件协同设计工作流程包括仿真、原型、验证和实现。
设置和配置
下载并安装支持包，与第三方EDA工具和支持金宝app的硬件配套使用
硬件软件合作设计基础知识
了解软硬件协同设计工作流，以及如何使用workflow Advisor在SoC平台上运行算法
建模
在Simulink中建立算法模型金宝app®通过使用一个简化的协议来映射到AXI4- stream、AXI4- stream Video或AXI4 Master接口
自定义IP核生成
从您的DUT生成HDL IP核心，用于部署到默认的系统参考设计或注册在板上的自定义参考设计
定制板和参考设计
定义并注册Xilinx Zynq平台的定制参考设计或定制板
部署和验证
创建包含用户编程的比特流并下载到Xilinx Zynq平台
你也可以从以下列表中选择一个网站:
