介绍

在本例中，QPSK系统的发送和接收FPGA实现被组合到一个HDL IP核中，并在Zynq可编程逻辑(PL)上实现。数据的编解码通过代码生成在Zynq ARM处理器上运行。一些控制参数被添加到FPGA IP核中，以显示如何使用从Simulink访问的AXI4-Lite寄存器实时调整设计。金宝app

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如果您还没有这样做，请确保您遵循软硬件协同设计的安装在文档中。

硬件生成模型

硬件生成模型用于开发希望在FPGA结构上实现的功能。对hdl优化的QPSK发射器和接收器进行建模，然后在Zynq无线电平台的FPGA结构上实现。在这个例子中，我们在一块板上发送和接收，但是，这个例子可以修改为在频分双工(FDD)中工作，通过移动发送和接收中心频率，并在两块单独的板上使用相同的模型。

打开模型。

硬件/软件划分:通常，FPGA的可编程逻辑用于高速率的信号处理，而ARM用于较慢速率的控制功能。在这个例子中，QPSK发送和接收物理层前端是在可编程逻辑上实现的，因为这些包括高速率操作，如增益控制、滤波和频率补偿。数据编解码速度较慢，在ARM上实现，解码后发送给主机打印。

用于实现FPGA IP核和生成软件接口模型的IP核生成工作流有一些具体的要求:

ax4 -lite控制端口txSrcSelect:一个控制输入txSrcSelect，以允许对传输的数据进行一些控制。的txSrcSelect端口用于在两个不同的数据源之间为发射机选择。如果txSrcSelectport为true时，发射器的数据源将是存储在FPGA fabric上的查询表，并且接收到的数据应该类似于在其他QPSK示例中看到的“Hello World 0XX”字符串。如果txSrcSelect端口为false时，接收数据的数据源将是ARM处理器，ARM处理器将实时生成样本并将样本发送到FPGA fabric上的发射器。这里的信息是“*Zynq HW/SW Co-design*”。消息文本取自工作区变量txtStr可以在编译时修改，以更改消息。注意，这个字符串的长度必须小于24个字符。

AXI4-lite控制端口rxStreamEnable:一个控制输入rxStreamEnable，以确保HDL算法仅在该输入为真时处理数据。的rxStreamEnablePort在模拟硬件生成模型时总是为真。当整个设计在FPGA fabric和Zynq Radio平台的ARM处理器上实现时，只有当发射器HDL算法开始传输有效数据时，该值才会被设置为true，以确保接收器正确锁定。

您可以运行该模型并确认其操作。通过双击开关内部Tx开关您可以选择从哪个源进行传输。请注意,转到和从块用于模拟天线连接，并将发送用户逻辑输出处的传输数据传递到接收用户逻辑的输入处。

IP核生成流程

一旦对硬件子系统的仿真行为感到满意，就可以开始生成HDL IP Core，将其与SDR参考设计集成，并生成在ARM上运行的软件。

在准备目标时，必须通过调用来设置Xilinx工具链hdlsetuptoolpath．例如:

> > hdlsetuptoolpath (“ToolName”，“Xilinx Vivado”，“路径”，“C: \ Xilinx \ Vivado \ 2019.1 \ bin \ vivado.bat '）;

右键单击，启动目标工作流HDL_QPSK子系统和选择HDL代码/ HDL工作流顾问．

依次执行每一步以体验完整的工作流，或者，如果您已经熟悉准备和HDL代码生成阶段，右键单击左侧目录中的步骤4.1并选择运行到选定的任务．您不应该修改步骤2或步骤3中的任何默认设置。

软件生成模型和块库

软件界面库

这个库包含了从HDL_QPSK子系统生成的AXI Interface块。注意，这只公开了AXI4-lite控制端口，而没有公开数据端口。数据端口位于接收/发送模块上，代表FPGA用户逻辑与ARM之间的数据接口。如果您在下游模型中使用库块，那么您对HDL子系统所做的任何更新都将自动传播到这个库，然后在您运行工作流时传播到您的软件生成模型。在本例中，硬件生成模型不包含任何SDR发送或接收块，因此无法填充这些块上的参数。在使用库块时，必须确保为应用程序正确配置参数。

软件界面模型

软件接口模型可以作为针对Zynq的全面软件开发的起点:外部模式模拟、环内处理器和全面部署。注意，每次运行步骤4.2时，生成的模型都会被覆盖，所以建议将这个模型保存在一个唯一的名称下，并在其中开发软件算法。已经提供了一个软件界面模型，它显示了您如何决定构建这个模型，请参阅部分在Zynq董事会运行软件和硬件．

位流生成和加载

工作流的其余部分用于为FPGA fabric生成位流并将其下载到电路板。

>> devzynq = zynq(“linux”，“192.168.3.2”，“根”，“根”，“/ tmp”）;

缺省情况下，无线电硬件的物理IP地址为192.168.3.2。如果在硬件设置过程中更改了无线电硬件IP地址，则必须提供该地址。

或者，如果你想在外部加载比特流工作流的顾问，创建SDR无线电对象并调用downloadImage函数作用于对象。

如果在1.1步骤中选择ADI RF SOM, ZC706和FMCOMMS2/3/4, ZedBoard和FMCOMMS2/3/4，或ZCU102和FMCOMMS2/3/4射频设备，创建一个AD936x射频对象。

> radio = sdrdev(“AD936x”）;

如果在步骤1.1中选择了ZC706和FMCOMMS5无线设备，创建一个FMCOMMS5无线对象。

> radio = sdrdev(“FMCOMMS5”）;

使用与所选无线电设备接口的无线电对象下载位流。

> > downloadImage(广播,“FPGAImage”，．．.“hdl_prj \ vivado_ip_prj \ vivado_prj.runs \ impl_1 \ system_top.bit '）%生成的位流的路径

构建QPSK软件接口模型

已经提供了一个软件界面模型，它展示了如何修改生成的模型来为QPSK示例设置它。该接口模型允许您在其中运行模型监视和优化模式或完全部署。

打开模型。

注意，在软件接口模型中，AD936x发射机模块处理帧来采样串行化。

建立在ARM处理器上运行的软件模型

应用程序模型已经按照硬件软件合作设计工作流,部分配置软件接口模型．

为了确保ARM处理器的高效使用，通过使用For Iterator子系统和MATLAB函数块一次连接50帧，将发送帧的大小增加到10000帧。随后的Rate Transition块强制来自For Iterator子系统的数据速率与传输数据速率匹配。

在Zynq董事会运行软件和硬件

监视和优化模式允许您从Simulink模型控制配置。金宝app一旦设计开始运行，通过切换Tx switch，在从ARM或FPGA fabric来源数据之间进行切换。

一旦ARM解码了QPSK消息，它使用在软件接口模型中发现的UDP发送块通过以太网链路将结果发送回主机。UDP发送块已经配置使用主机的默认IP地址'192.168.3.1'。如果在硬件设置过程中更改了IP地址，则必须提供该地址。提供了一个简单的UDP接收模型，可用于接收解码后的数据，并在诊断查看器中显示结果。

打开模型。

您还可以完全部署该设计以在板上运行，与Simulink断开连接。金宝app在Simuli金宝appnk工具栏中，单击构建、部署和启动．在此模式下，您将无法调优参数。

使用UDP块控制用户逻辑

监视和优化模式需要在硬件上运行的软件中包含一些开销，以处理主机和板之间的通信。从软件接口模型中可以看出，在ARM和FPGA之间切换发射机源会导致传输底流。提供了一个替代的接口模型，表明UDP块可以作为一个替代的交换机制，需要更少的开销。

打开模型。

在这个模型中，交换机已经被UDP接收块取代，它将能够接收UDP包并输出源选择值。对模型作了进一步的修改。

一个简单的UDP发射机模型已经提供了，它可以用来驱动在以太网链路上的硬件上的传输源选择。UDP发送块发现在发射机模型已经配置使用默认IP地址的无线电'192.168.3.2'。如果在硬件设置过程中更改了IP地址，则必须提供该地址。UDP接收块包括在这个模型中。它可以用来接收解码的数据，并在诊断查看器中显示结果。

打开模型。

这个模型已经配置为运行单个步骤，并发送包含源选择值的单一UDP包。将源选择设置为您想要的源，并单击play发送UDP控制包。