Vision HDL工具箱
为fpga和asic设计图像处理、视频和计算机视觉系统
Vision HDL Toolbox™提供像素流算法，用于fpga和asic上的视觉系统的设计和实现。它提供了一个设计框架，支持一组不同的接口类型、帧大小和帧速率。金宝app工具箱中的图像处理、视频和计算机视觉算法使用适合于HDL实现的体系结构。
工具箱算法旨在用VHDL生成可读、可合成的代码®和Verilog®(高密度脂蛋白编码器™)。生成的HDL代码经fpga验证，适用于高达8k分辨率的帧大小和高帧率(HFR)视频。
工具箱功能可作为MATLAB®功能、系统对象™, 和Simulink金宝app®块。
开始：
HDL就绪边缘检测器块及其可配置参数。
处理每时钟多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现会自动更新，以支持具有指定并行度的模拟和代码生成。金宝app
指定多达8个像素并行处理。
内置硬件数据管理
使用Vision HDL工具箱块自动管理流式输入数据，如控制信号、感兴趣区域（ROI）窗口和线路缓冲区。使用HDL编码器为建模和模拟的控制功能生成VHDL或Verilog RTL。
自动缓冲行创建一个ROI窗口边缘检测。
帧和像素之间的转换
将全帧视频转换为带有控制信号的象素流，以便在硬件中进行处理。然后将流硬件输出转换为针对黄金参考算法进行验证的帧。
帧到像素块，用于将图像帧转换为具有硬件处理控制信号的像素流。
使用基于帧的算法验证流硬件实现。
HDL与FPGA协同仿真
使用HDL验证器™通过RTL仿真或连接到MATLAB或Simulink测试环境的FPGA开发工具包来验证硬件子系统。金宝app
HDL验证器支持使用Xil金宝appinx、Intel和Microsemi FPGA板进行FPGA在环验证。
具有实时视频输入的原型平台
通过下载Xilinx的计算机视觉工具箱支持包金宝app®Zynq®-基于硬件使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现生成代码。金宝app
在FPGA硬件上使用真实视频输入制作设计原型。
生产部署
使用HDL编码器从您的硬件子系统型号生成高质量、目标独立的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
观看这个五部分的视频系列，介绍了关键概念和工作流的目标视觉应用到fpga的原型和生产。
