在Simulink中，硬件设计通常从系统和算法设计开始金宝app®和MATLAB®，然后手动编写用于实现的详细硬件描述语言(HDL)表示FPGA和ASIC硬件。
手工编写低级HDL限制了硬件设计团队探索不同架构的范围，增加了引入的bug数量，并限制了在其他项目中重用算法的能力。
HDL Coder™从Simulink和MATLAB自动生成可合成的Verilog或VHDL代码，用于实现硬件设计。金宝app在这种方法中，系统算法和硬件设计工程师可以合作探索更广泛的解决方案空间并且消除了手工编写HDL的容易出错的任务。作为一个结果,新的应用程序在数字硬件中实现算法的性能和功耗优势。此外，从高级模型自动生成HDL代码使其更容易实现重用代码为其他项目。
下面是一个典型的例子工作流显示算法到硬件设计。
硬件设计工作流程从MATLAB或Simulink开始。金宝app生成可合成的VHDL或Verilog HDL来实现FPGA或ASIC硬件。
有关其他信息，请参见高密度脂蛋白编码器。
