高级综合是将设计的高抽象级描述转换为用于传统输入的注册表传输级(RTL)描述的过程ASIC和FPGA实现工作流。根据高级合成工具的不同，可以使用多种方法来表示这种高级设计描述，而生成的RTL则表示为可合成的Verilog^®或硬件描述语言(VHDL)^®。

在高抽象级别上工作，让硬件设计人员专注于在硬件体系结构的上下文中开发满足其项目需求的功能。因为很多ASIC和FPGA设计从MATLAB中的算法开始^®和仿真软金宝app件^®这些都是自然环境设计和验证。

通过高级的综合，硬件设计人员可以在不需要实现细节的情况下将重点放在高层次上，从而可以轻松地调整更改、跨项目重用和提高生产效率功能验证。

高水平的合成确实需要一些硬件架构细节例如并行性、适当的定时概念和硬件数据类型(通常是不动点)。大多数高级综合用户依赖于像Simulink这样的图形化环境来可视化架构和数据流。金宝app一些高级的合成产品，如HDL编码器^TM提供自动定点转换甚至是RTL的实现本机浮点操作。

硬件设计师也可以使用:

• 高密度脂蛋白编码器™自动生成合成器的Verilog或VHDL代码从Simulink和MATLAB实现硬件设计金宝app
• 定点设计师^TM为了分析浮点模拟，提出定点数据类型以适应模拟期间看到的精度和范围，并管理应用所提议的或调整的定点类型的过程
• 高密度脂蛋白校验™验证来自高级综合的HDL实现—无论是在RTL中还是作为netlist—是MATLAB代码或描述算法的Simulink模型的功能正确实现金宝app
• 金宝appSimulink验证、验证和测试产品下载188bet金宝搏将测试套件自动化、形式验证、覆盖和需求验证添加到高级设计和验证中