主要内容

自定义IP核生成

使用HDL Workflow Advisor，您可以从模型或算法生成一个自定义IP核。生成的IP核可共享、可重用。您可以将其添加到嵌入式系统集成环境(如Intel)中，从而将其集成到更大的设计中®转换频率,Xilinx®EDK，或Xilinx IP Integrator。

要了解如何生成自定义IP核，请参见:

自定义IP核架构

可以生成IP核:

来自MATLAB和Simulink块的算法代表您的DUT。金宝appHDL Coder™根据您的目标平台接口设置和处理器或FPGA同步模式生成剩余的IP核。

目标平台接口

你可以将DUT中的每个端口映射到IP核中的目标平台接口之一:

  • AXI4-Lite:使用此接口访问控制寄存器或进行轻量级数据传输。HDL Coder生成内存映射寄存器，并为端口分配地址偏移量。

  • AXI4:使用此接口连接到支持突发数据传输的组件。金宝appHDL Coder生成内存映射寄存器，并为端口分配地址偏移量。在生成的HDL IP核中，可以使用AXI4或AXI4- lite接口，但不能同时使用两个接口。

  • AXI4-Stream Video:使用此接口发送或接收32位标量视频数据流。

  • 外部接口:使用外部接口连接FPGA外部IO引脚或其他有外部接口的IP核。

  • FPGA数据捕获:当设计在FPGA上运行时，通过JTAG或以太网接口使用FPGA数据捕获来观察测试点信号和DUT输出端口上的信号。有关将内部信号标记为测试点的示例，请参见使用FPGA数据捕获调试IP核．有关捕获数据的更多信息，请参见数据采集流程(高密度脂蛋白校验)．

    请注意

    使用此接口，您必须下载FPGA单板的硬件支持包。金宝app看到下载FPGA单板支持包金宝app(高密度脂蛋白校验)．

要了解有关AXI4、AXI4- lite和AXI4- stream视频协议的更多信息，请参阅目标硬件文档。

处理器和FPGA同步

HDL Coder根据您选择的处理器和FPGA同步模式在IP核中生成同步逻辑。

当生成一个自定义IP核时，这些处理器和FPGA同步选项是可用的:

  • 自由奔跑(默认)

  • 协同处理-阻塞

要了解更多信息，请参见处理器和FPGA同步．

自定义IP核生成的文件

生成自定义IP核后，IP核文件在ipcore项目文件夹中的文件夹。在HDL Workflow Advisor中，可以在IP核文件夹字段HDL代码生成>生成RTL代码和IP核的任务。

IP core文件夹包含:

  • IP核定义文件。

  • HDL源文件(.vhd或.v）.

  • 带有寄存器地址映射的C头文件。

  • (可选)HTML报告，说明如何在嵌入式系统项目中使用核心和集成IP核。

  • 当您使用多循环路径约束来满足时序要求时，HDL Coder将生成XDC格式的约束文件(.xdc)用于Xilinx工作流和SDC格式(.sdc)用于Intel工作流。

限制

IP核生成工作流不支持:金宝app

  • 内存架构设置为没有时钟启用的通用RAM．

  • IP核和AXI接口使用不同的时钟。的IPCore_Clk而且AXILite_ACLK必须是同步的，并且连接到同一个时钟源。的IPCore_RESETN而且AXILite_ARESETN必须连接到相同的复位源。看到全局复位信号到IP核时钟域的同步．

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