开始滤清器设计HDL编码器
生成定点过滤器的HDL代码
过滤器设计HDL Coder™生成可综合的，便携式VHDL®和Verilog®用于实施使用MATLAB设计的定点过滤器的代码®在FPGA或ASIC上。它会自动创建VHDL和Verilog测试台，以模拟，测试和验证生成的代码。
教程
- 基本的FIR过滤器
设计一个基本的量化离散时间过滤器，为过滤器生成VHDL代码，并使用生成的测试台验证VHDL代码。
- 优化的FIR过滤器
设计一个优化的FIR滤波器，为过滤器生成Verilog代码，并使用生成的测试工作台验证Verilog代码。
- IIR过滤器
设计一个IIR过滤器，为过滤器生成VHDL代码，并使用生成的测试工作台验证VHDL代码。
关于过滤器设计和HDL代码生成
- 自动HDL代码生成
基于过滤器设计的HDL代码生成的概述。
特色示例
您还可以从以下列表中选择一个网站：
美洲
- AméricaLatina（Español）
- 加拿大（英语）
- 美国（英语）