主要内容

FPGA数据捕获组件生成器

配置并生成FPGA数据采集组件

描述

FPGA数据捕获组件生成器工具配置和生成组件,用于从运行在FPGA上的设计中捕获数据。生成的组件从FPGA捕获信号数据窗口,并将数据返回给MATLAB®或仿真金宝app软件®

FPGA数据捕获组件生成器工具

要使用此工具,必须有现有的HDL设计和FPGA项目。为了捕获信号,HDL Verifier™生成一个IP核,您必须将该IP核集成到HDL项目中,并将其与其余设计一起部署到FPGA上。

生成按钮生成这些组件:

  • HDL IP核,用于集成到您的FPGA设计。连接要捕获并用作触发器的信号,并连接时钟和时钟使能器。

  • 生成报告,包含生成的文件列表和后续步骤的说明。

  • 工具来设置捕获参数和捕获数据到MATLAB工作空间。看到FPGA数据采集

  • 定制版hdlverifier。FPGADataReader系统对象™,提供了一种可选的编程方式来配置和捕获数据。

  • 金宝app包含自定义的Simulink模型FPGA数据读取器块。如果您有DSP系统工具箱™许可证,此模型将捕获的信号传输到逻辑分析仪波形查看器。否则,范围Block显示信号。

有关工作流概述,请参见数据采集流程

打开FPGA数据捕获组件生成器

在MATLAB命令提示符中,输入:

generateFPGADataCaptureIP

要重新加载最新设计的参数,请使用恢复论点:

generateFPGADataCaptureIP (“恢复”,真正的);

参数

港口

该名称不必与HDL文件中的信号名称相匹配。此名称用于:

  • 生成的HDL IP核上的输入端口。在IP内部,此信号被路由到捕获缓冲区,或用作触发条件和捕获条件的一部分,这取决于您对的选择使用

  • 结构字段中捕获的数据返回到MATLAB工作空间

  • 所生成的Simulink块上的端口金宝app

  • 在捕获时的触发器、捕获条件和数据类型参数编辑器中的信号表

数据类型:字符|字符串

这个数字用于生成HDL IP端口定义,并构成捕获缓冲区的总宽度。您可以在捕获时为捕获的数据指定数据类型。

请注意

如果没有定点设计器™,数据捕获只能返回内置数据类型,例如uint8.生成的IP必须指定与内置数据类型(1,8,16,32或64位)大小匹配的端口。我们建议定点设计器启用定点数据类型和任何大小的捕获信号。

当你指定一个信号为数据,信号被捕获到样本缓冲区并返回给MATLAB,但它不能贡献一个触发条件和捕获条件。当你指定一个信号为触发,可用于在捕获时定义触发条件和捕获条件,但不捕获并返回到MATLAB。您还可以指定该信号被用作触发器和数据

目标

此名称用于生成的HDL IP核、System对象和Simulink模型。金宝app

可用的供应商取决于您安装的HDL Verifier支持包。金宝app英特尔有单独的支持包金宝app®(阿尔特拉®)和Xilinx®董事会。

选择生成的HDL IP核使用的语言为Verilog硬件描述语言(VHDL)

选择连接通道的类型为JTAG以太网

请注意

以太网连接仅适用于Xilinx FPGA板。

保存生成文件的位置,指定为主机上文件夹的名称。

数据类型:字符|字符串

捕获

使用此参数指定生成的HDL IP核中的内存大小。存储器的宽度是数据信号的总位宽度。

在指定示例深度时,请考虑在读取数据时计划配置的窗口数量,因为它们共同影响每个捕获窗口的窗口深度。的窗口深度是样本深度除以捕获窗口的数量。属性指定捕获窗口的数量捕获窗口的数量参数中的FPGA数据采集工具或通过使用属性hdlverifier。FPGADataReader系统对象。

例如,如果样本深度为4096,捕获窗口的数量为4,那么每个捕获窗口的窗口深度为1024。

使用此参数可启用顺序触发器。为了从FPGA捕获指定的数据,在多个阶段给出一组触发条件。有关顺序触发的详细信息,请参见顺序触发

当您指定最大触发级,请考虑计划在其中配置触发条件的最大触发阶段数。属性指定触发阶段的数量触发级数参数中的FPGA数据采集工具或通过使用NumTriggerStages属性hdlverifier。FPGADataReader系统对象。

例如,如果触发阶段的最大数量是4,那么触发阶段的数量可以是1、2、3或4。

选择此参数可在HDL IP核中包含捕获条件逻辑。包含捕获条件逻辑,以使用捕获条件来控制从FPGA捕获哪些数据。HDL IP核在每个时钟周期评估捕获条件,只捕获满足捕获条件的数据。有关捕获条件的更多信息,请参见捕获的条件

控件中设置捕获条件FPGA数据采集工具或hdlverifier。FPGADataReader系统对象。

版本历史

在R2017a中引入