PCI Express AXI经理
请注意
串行总线®AXI大师已经更名为PCI Express AXI经理和作为PCIe MATLAB®AXI大师作为PCIe AXI经理的IP已更名为IP。在软件和文档,术语“经理”和“下属”取代“大师”和“奴隶”。
当使用PCI Express AXI经理,首先必须包括以下两个知识产权(IP) Xilinx块®Vivado®项目。
作为PCIe AXI经理IP
PCI Express核心
作为PCIe AXI经理IP
作为PCIe AXI经理提供的是一种高密度脂蛋白IP MathWorks吗®。这个IP连接PCI Express(作为PCIe)核心应用程序代码。IP配置端口来访问配置寄存器。这个框图显示HDL的接口IP。知道如何包括作为PCIe AXI经理IP在FPGA设计中,看到的设置AXI经理。
接口包括以下部分:
时钟和resetn时钟和复位输入。将它们连接到AXI时钟和复位。axs_s0是一个32位下属的接口,用于作为PCIe配置寄存器的访问。这个接口连接到Kintex®UltraScale +™FPGA KCU116内存映射管理器接口。axm_pcie是一个128位的阿喜经理接口。这个接口连接到S_AXI_B从属作为PCIe核心的港口。axm_app是一个128位的阿喜经理接口。这个接口连接到您的应用程序逻辑。
在你的设计实例化这个IP后,打开块参数配置。
配置这些参数:
AXI地址宽度这个参数是地址总线宽度。IP支持32位金宝app地址。
AXI数据宽度这个参数是数据总线宽度。IP支持128金宝app位或256位的数据。注意,这个参数是不相同的数据宽度
aximanager对象或AXI经理阅读或AXI经理写块。如果数据宽度设置为32位,和AXI数据宽度你的IP设置为128比特,高密度脂蛋白校验™包4个32位字128位总线上传输。ID宽度这个参数是ID在比特宽度。其值必须匹配ID AXI下属的宽度。
串行总线核心
的DMA /桥梁为PCI Express核心子系统是一个board-specific Xilinx提供的IP。使用此IP配置和集成的串行总线端口。更多信息关于如何在FPGA设计中包含这个IP设置AXI经理。
实例化后作为PCIe核心HDL IP在Xilinx Vivado项目,作为PCIe核心配置使用这些步骤。这个例子是Kintex UltraScale + FPGA KCU116董事会。
在基本选项卡,设置参数如这个图所示。
在作为PCIe ID选项卡,设置参数如这个图所示。
的ID初始值中列出的作为PCIe作为PCIe ID标签屏幕所需的设置,以确保兼容MathWorks Xilinx FPGA板作为PCIe设备驱动程序。
作为PCIe阿喜的连接管理器作为PCIe核心知识产权。这个例子显示了Kintex UltraScale + FPGA KCU116 DMA /桥子系统IP的PCI Express。
FPGA项目编译和构建。
FPGA板插入PCI Express插槽在主板上的主机。
FPGA比特流生成的设计程序。
重新启动主机。
一旦FPGA板上运行程序,您可以创建一个AXI MATLAB命令窗口管理器对象。有关更多信息,请参见aximanager。访问下属内存位置,使用readmemory和writememory这个对象的函数。
