传输线

流Radix 2^2架构实现了低延迟架构。通过对FFT方程进行分解和分组，与流Radix 2实现相比，它节省了资源。架构有日志₄（N)阶段。每个级包含两个带有内存控制器的单路径延迟反馈(SDF)蝴蝶。当您使用矢量输入时，每个级操作较少的输入样本，因此一些级减少为简单的蝴蝶，没有SDF。

第一个SDF阶段是一个普通的蝴蝶。第二阶段将第一阶段的输出乘以- j．为了避免硬件乘法器，该块交换输入的实部和虚部，并再次交换输出的虚部。每个阶段将旋转因子乘法的结果舍入到输入字的长度。旋转因子有两个整数位，其余的位用于小数位。旋转因子与输入数据具有相同的位宽，王．旋转因子有两个整数位，和王-2个小数位。

如果启用缩放，算法会将每个蝴蝶阶段的结果除以2。每个阶段的缩放避免了溢出，保持单词长度与输入相同，并导致整体缩放因子为1/N．如果禁用缩放，则算法通过在每个阶段增加1位的字长来避免溢出。该图显示了每个阶段的蝴蝶和内部单词长度，不包括内存。

突发基数2架构通过使用单个复杂蝴蝶乘法器实现FFT。算法在存储完整个输入帧后才能启动，并且在计算完成之前不能接受下一帧。输出准备好了Port表示算法何时准备好接收新数据。该图显示了带有管道寄存器的突发体系结构。

使用此体系结构时，输入数据必须符合准备好了反压力信号。

该算法只处理输入数据有效的端口为1。输出数据只有在以下情况下才有效有效的端口为1。

当可选输入重置Port为1时，算法停止当前计算并清除所有内部状态。算法开始新的计算重置端口为0，输入有效的端口开始一个新帧。

延迟时间随时间而变化FFT长度输入向量的大小。更新模型后，块图标显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。要以编程方式获得此延迟，请参见FFT块延迟的自动匹配．

当使用具有连续输入的突发架构时，如果您的设计等待准备好了输出0在取消断言输入之前有效的，然后一个额外的数据循环到达输入。这个数据样本是下一帧的第一个样本。该算法在处理当前帧的同时可以节省一个采样。由于这一个样本的进步，观察到后面的帧(从输入)的延迟有效的输出有效的)比报告的延迟短一个周期。延迟从输入时的第一个周期开始测量有效的当输出时，是1的第一个周期吗有效的是1。之间的循环次数准备好了端口为0，输出有效的端口为1是always延迟- - - - - -FFTLength．

这些资源和性能数据是针对赛灵思生成的HDL的综合结果^®Virtex^®-6 (xc6vlx75t-1ff484) fpga。表中的示例是这样配置的:

合成HDL代码的性能随目标和合成选项的不同而变化。例如，自然顺序输出的重新排序比默认的位反转输出使用更多的RAM，真实输入比复杂输入使用更少的RAM。

对于基数2^2的标量输入配置，设计实现了326 MHz的时钟频率。延迟时间为1116个周期。设计使用了这些资源。

当您对相同的Radix 2^2实现进行矢量化以并行处理两个16位输入采样时，该设计可实现316mhz时钟频率。延迟时间为600个周期。设计使用了这些资源。

该块仅在实现突发基数金宝app2架构时支持标量输入数据。突发设计达到309mhz时钟频率。延迟是5811个周期。设计使用了这些资源。

在R2022a之前，这个区块被命名为IFFT HDL优化并包含在DSP系统工具箱™中DSP系统工具箱HDL支持金宝app图书馆。

现在可以将FFT长度设置为4 (2)²)。在以前的版本中，FFT长度必须是8(2)的2次方^3.)至2¹⁶．