离散冷杉滤波器
有限脉冲响应滤波器
库:
DSP HDL工具箱/过滤
描述
的离散冷杉滤波器块模型有限脉冲响应滤波器架构优化HDL代码生成。块接受标量或不定位输入,支持多通道输入,提供了一个可编程的选择系数通过使用并行接口或内存接口。金宝app块为hardware-friendly接口提供了输入和输出控制信号。提供cycle-accurate模拟生成的HDL代码块模型架构延迟包括管道寄存器和资源共享。
块提供了三个滤波器结构。
直接形成收缩架构提供了一个完全并行实现,使得有效地使用英特尔®和Xilinx®DSP块。
直接转置建筑形式是完全并行实现,适用于FPGA和ASIC的应用程序。
部分串行收缩期架构提供了一个可配置的串行实现,使有效的利用FPGA DSP块。
匹配滤波器实现增效器,管道寄存器,并pre-adders DSP配置FPGA供应商,指定目标设备时生成HDL代码。
所有单通道滤波器结构消除新鲜感的乘数系数,比如在半分数段过滤器和希尔伯特变换。当你使用标量输入数据,所有过滤器结构份额乘数对称矩阵和反对称矩阵的系数。框架过滤器和多通道过滤器没有实现对称优化和多通道过滤器不消除新鲜感的乘数系数。多通道滤波器之间共享资源渠道,即使整个通道滤波器系数是不同的。
之间的延迟有效输入数据和相应的有效输出数据取决于滤波器结构、串行化选项,系数,系数值是否提供优化的机会。结构和延迟的细节,请参阅冷杉过滤器体系结构对fpga和asic。
例子
港口
输入
数据- - - - - -输入数据
标量| |行向量列向量
输入数据,指定为一个标量,列向量,或行向量的或复杂的值。使用一个列向量来增加吞吐量并行处理样品。您可以使用一个行向量表示多个频道,或者你可以提供标量数据通道交错。渠道可以有独立的滤波器系数。
行或列向量的大小必须小于或等于64的元素。
当输入数据类型是整数类型或定点类型、块为内部使用定点算术计算。
该软件支持金宝app双
和单
仿真的数据类型,但不是HDL代码生成。
数据类型:不动点
|单
|双
|int8
|int16
|int32
|uint8
|uint16
|uint32
复数的支持:金宝app是的
有效的- - - - - -显示有效的输入数据
标量
控制信号表明如果输入数据是有效的。当有效的是1
(真正的
),阻止了从输入的值数据端口。当有效的是0
(假
),忽略了从输入的值数据端口。
数据类型:布尔
多项式系数- - - - - -滤波器系数(并行接口)
真正的或复杂的行向量
滤波器系数,指定为一个行向量的或复杂的值。你可以在任何时候改变输入系数。当您使用标量输入数据时,系数向量的大小取决于样本的大小和对称系数中指定系数的原型参数。原型指定样本系数向量代表预期的对称性和新鲜感位置输入系数。块使用原型优化滤波器通过共享乘数对称或反对称系数,并通过移除乘数新鲜感系数。因此,只提供nonduplicate系数在港口。例如,如果您设置了系数的原型参数对称14-tap过滤器,7块预计一个向量的值上多项式系数输入端口。您还必须提供输入0多项式系数向量的nonduplicate新鲜感系数。
当你使用框架的输入数据,不优化滤波器系数块对称。块仍然使用系数的原型删除乘数的新鲜感系数。在多项式系数输入端口,指定一个向量大小相同的原型。
该软件支持金宝app双
和单
仿真的数据类型,但不是HDL代码生成。
依赖关系
要启用这个端口,设置系数来源来输入端口(并行接口)
。
数据类型:单
|双
|int8
|int16
|int32
|uint8
|uint16
|uint32
|不动点
多项式系数- - - - - -滤波器系数(内存接口)
真实的或复杂的标量
滤波器系数,指定为一个真正的或复杂的标量值写入内存。内存加载一个系数值,指定一个多项式系数值和相应的地址caddr端口和一个启动信号cwren端口。你可以在任何时候改变输入系数。
当你编写新的系数到内存中,忽略了任何输入数据块,但是仍然回报dataOut
与validOut
直到它清除过滤器管道。块简历接受输入一次cdone被设置为1
(真正的
)。
记忆系数有相同数量的地址的大小系数的原型参数。原型指定样本系数向量代表预期的对称性和新鲜感位置输入系数。使用标量输入数据时,块使用原型优化滤波器通过共享乘数为对称或反对称系数,并通过移除乘数新鲜感系数。你必须编写整个组系数内存,包括对称或新鲜感系数。例如,如果您设置了系数的原型参数对称14-tap过滤器,您必须编写14值的内存接口。
当你使用框架的输入数据,不优化滤波器系数块对称。块仍然使用系数的原型参数来消除新鲜感的乘数系数。记忆系数相同数量的位置作为原型的大小。
该软件支持金宝app双
和单
仿真的数据类型,但不是HDL代码生成。
依赖关系
要启用这个端口,设置系数来源来输入端口(内存接口)
。
数据类型:单
|双
|int8
|int16
|int32
|uint8
|uint16
|uint32
|不动点
caddr- - - - - -滤波器系数地址(内存接口)
标量
滤波器系数地址指定为一个标量整数值表示为一个无符号定点类型分数为零位。块这个整数值的大小,和内存的大小,从独特的系数的数量系数的原型参数值。
该软件支持金宝app双
和单
仿真的数据类型,但不是HDL代码生成。
依赖关系
要启用这个端口,设置系数来源来输入端口(内存接口)
。
数据类型:fixdt (0, N, 0)
cwren- - - - - -滤波器系数允许写入(内存接口)
标量
设置输入1
(真正的
)写的价值多项式系数到港caddr在内存位置。
依赖关系
要启用这个端口,设置系数来源来输入端口(内存接口)
。
数据类型:布尔
cdone- - - - - -滤波器系数写出完整(内存接口)
标量
设置输入1
(真正的
),表明当前端口值最后系数值写内存。
依赖关系
要启用这个端口,设置系数来源来输入端口(内存接口)
。
数据类型:布尔
输出
数据- - - - - -过滤后的输出数据
标量| |行向量列向量
过滤后的输出数据,返回一个标量,列向量,或行向量的或复杂的值。输出的尺寸匹配输入的尺寸。当输入数据类型是浮点类型,输入输出数据继承了数据类型的数据。当输入数据类型是整数类型或者定点类型输出的参数数据类型选项卡控件的输出数据类型。
数据类型:不动点
|单
|双
复数的支持:金宝app是的
有效的- - - - - -显示有效的输出数据
标量
控制信号,表明如果的数据输出数据港口是有效的。当有效的是1
(真正的
),阻止返回有效的数据输出数据端口。当有效的是0
(假
),从输出的值数据端口是无效的。
数据类型:布尔
准备好了- - - - - -表示已经准备好新的输入数据块
标量
控制信号,表示已经准备好一个新的输入数据块样品在下一个周期。当准备好了是1
(真正的
),您可以指定数据和有效的输入的下一个时间步。当准备好了是0
(假
),忽略任何输入数据块的下一个时间步。
使用部分串行架构时,块过程一个样本。如果你的设计等待这个块返回准备好了设置为0
(假
设置输入之前)有效的来0
(假
),然后输入数据的一个额外的周期到达港口。这个额外的数据块存储在处理当前的数据,并且不设置准备好了来1
(真正的
),直到您的模型处理额外的输入数据。
依赖关系
要启用这个端口,设置滤波器结构来部分连续收缩
。
数据类型:布尔
参数
主要
系数来源- - - - - -源滤波器系数
财产
(默认)|输入端口(并行接口)
|输入端口(内存接口)
您可以输入常数滤波器系数作为参数提供时变滤波器系数通过使用一个输入端口,或提供时变系数通过使用memory-style接口。
您不能使用可编程系数与多通道数据。
当您选择输入端口(并行接口)
,多项式系数港口出现在块中。
当您选择输入端口(内存接口)
,memory-style界面出现在块中。这个接口包含了多项式系数,caddr,cwren,cdone港口。
选择输入端口(并行接口)
或输入端口(内存接口)
使系数的原型参数。指定一个原型使块优化滤波器实现根据系数的值。
与框架的输入,当你使用可编程的系数块不优化滤波器系数对称。同时,改变后的输出系数值可能不匹配在标量情况下准确的输出。这种差异是因为subfilter计算执行在不同的时间相对于输入系数值,而标量的实现。
依赖关系
使用输入端口(并行接口)
,设置滤波器结构参数直接形成收缩
或直接形式转置
。
系数- - - - - -离散冷杉滤波器系数
[0.5,0.5]
(默认)| |多通道矩阵行向量
离散的数字滤波器系数,指定为一个行向量的或复杂的值。您可以指定多通道系数的K——- - - - - -l真实的或复杂的值矩阵,K的渠道和数量吗l是滤波器长度。
您还可以指定系数作为工作空间变量或调用一个过滤器设计功能。当输入数据类型是浮点类型,块投射系数作为输入相同的数据类型。当输入数据类型是整数类型或者定点类型,您可以设置数据类型的系数数据类型选项卡。
例子:firpm (30 0 0.1 0.2 0.5 * 2, [1 1 0 0])
依赖关系
要启用该参数,设置系数来源来财产
。
系数的原型- - - - - -原型滤波器系数
[]
(默认)|实数或复数向量
原型滤波器系数,真实的或复杂的值指定为一个向量。原型指定样本系数向量代表预期的对称性和新鲜感位置输入系数。如果所有输入系数向量具有相同的对称性和新鲜感系数位置,设置系数的原型其中一个向量。块使用原型优化滤波器通过共享乘数对称或反对称系数,并通过移除乘数新鲜感系数。
当你使用框架的输入数据,不优化滤波器系数块对称。块仍然使用系数的原型参数来消除新鲜感的乘数系数。
系数来源 | 输入的大小 | 如果没有原型 |
---|---|---|
输入端口(并行接口) |
使用标量输入数据时,系数优化影响预期大小的矢量多项式系数端口。只提供nonduplicate系数在港口。例如,如果您设置了系数的原型参数对称14-tap滤波器,阻止股票一个乘数每一对之间重复系数,因此块预计7值的一个向量多项式系数端口。您还必须提供输入0多项式系数向量的nonduplicate新鲜感系数。 当你使用框架的输入数据,指定一个多项式系数向量大小相同的原型。 |
如果你的系数是未知的或不会分享对称或新鲜感位置,您可以设置系数的原型来 |
输入端口(内存接口) |
写相同数量的系数值的大小原型。 |
系数的原型不能是空的。块使用原型来确定系数的大小内存。如果你的系数是未知的或不会分享或新鲜感位置对称,集系数的原型一个向量和你希望的一样的长度系数,它不包含对称或零值,例如[1:1:NumCoeffs] 。 |
依赖关系
要启用该参数,设置系数来源来输入端口(并行接口)
或输入端口(内存接口)
。
滤波器结构- - - - - -高密度脂蛋白过滤器体系结构
直接形成收缩
(默认)|直接形式转置
|部分连续收缩
高密度脂蛋白滤波器架构指定为一个结构:
直接形成收缩
——此体系结构提供了一个完全平行滤波器实现,使有效的利用英特尔和Xilinx DSP块。建筑的细节,请参阅完全平行体架构。当你指定与此体系结构中,多通道系数块交叉通道通过一个并行滤波器系数。直接形式转置
这个架构是一个完全并行实现,适用于FPGA和ASIC的应用程序。建筑的细节,请参阅完全平行的转置结构。当你指定与此体系结构中,多通道系数块交叉通道通过一个并行滤波器系数。部分连续收缩
这个架构提供了一个串行滤波器实现之间的权衡和选择吞吐量和资源利用率。英特尔和Xilinx的架构使有效利用DSP块。块实现了串行l系数滤波器,米至少乘数和需要输入样本N周期分开,这样l=N×米。您可以指定米或N。对于这个实现,块提供输出准备好了港这表明当块准备新的输入数据。建筑的细节,请参阅部分串行收缩期架构(1 < N < L)和完全连续收缩架构(N≥L)。你不能使用框架的输入部分串行架构。指定多通道系数与串行架构时,您必须指定序列化因素周期之间有效的输入样本的数量。多通道输入标量和交错通道,块实现了部分系列过滤器l/N乘数的时候N<l,一个完全连续过滤的时候N> =l。当你的多通道输入1 -K向量,K通道的数量,是块实现了部分系列过滤器l×K/N当2×乘数K< =N<l×K和一个完全连续过滤的时候N> =l×K。
所有单通道实现消除新鲜感的乘数系数。当你使用标量输入数据,单通道实现分享乘数对称矩阵和反对称矩阵的系数。没有实现对称优化框架过滤器。多通道过滤器不优化对称或新鲜感系数。多通道滤波器之间共享资源渠道,即使整个通道滤波器系数是不同的。
指定序列化因素- - - - - -规则定义串行实现
最小数量的有效输入样本之间的周期
(默认)|最大数量的乘数
您可以指定块的规则使用序列化过滤器作为:
最小数量的有效输入样本之间的周期
——指定一个输入数据定时使用要求数量的周期参数。最大数量的乘数
——指定一个资源使用使用要求数量的乘数参数。这个选项不支持当你有多通道系数。金宝app
对于一个过滤器l系数,块实现了连续过滤不超过米至少乘数和需要输入样本N周期分开,这样l=N×米。块可能删除乘数时应用系数优化,所以实际的米或N滤波器实现的价值可能会低于指定值。
多通道输入标量和交错通道,块实现了部分系列过滤器l/N乘数的时候N<l,一个完全连续过滤的时候N> =l。当你的多通道输入1 -K向量,K通道的数量,是块实现了部分系列过滤器l×K/N当2×乘数K< =N<l×K和一个完全连续过滤的时候N> =l×K。
依赖关系
要启用该参数,设置滤波器结构参数部分连续收缩
。
数量的周期- - - - - -序列化要求输入时间
2
(默认)|正整数
序列化要求输入时间,指定为一个正整数。这个参数代表N,有效的输入样本之间的最小数量的周期。在这种情况下,屏蔽计算米=l/N。实现一个完全串行架构,设置数量的周期一个值大于滤波器长度,l,或者正
。实现一个完全与1×多通道滤波器——串行架构K向量输入,设置数量的周期一个值大于l×K,在那里K通道的数量。
块可能删除乘数时应用系数优化,所以实际的米和N值的过滤器可以低于指定值。
依赖关系
要启用该参数,设置滤波器结构来部分连续收缩
并设置指定序列化因素来最小数量的有效输入样本之间的周期
。
数量的乘数- - - - - -序列化资源使用要求
2
(默认)|正整数
序列化要求资源使用,指定为一个正整数。这个参数代表米乘数的最大数量的过滤器实现。在这种情况下,屏蔽计算N=l/米。是复杂的,如果输入数据块分配楼(米/ 2)
乘数的过滤和的一部分楼(米/ 2)
乘数的虚部过滤器。实现一个完全串行架构,设置数量的乘数来1
对于真正的输入与真正的系数,2
对于复杂的输入和真正的系数或系数与复杂的输入,或3
对于复杂的输入和复系数。
块可能删除乘数时应用系数优化,所以实际的米和N值的过滤器可能会低于指定值。
依赖关系
要启用该参数,设置滤波器结构来部分连续收缩
,并设置指定序列化因素来最大数量的乘数
。
你不能使用这个参数指定多通道系数。使用数量的周期参数。
数据类型
舍入模式- - - - - -舍入模式类型转换输出
地板上
(默认)|天花板
|收敛
|最近的
|轮
|零
舍入模式类型转换输出到指定的数据类型输出参数。当输入数据类型是浮点数,忽略此参数。更多细节,请参阅舍入模式。
浸透在整数溢出- - - - - -溢出处理类型转换输出
从
(默认)|在
溢出的处理类型转换输出到指定的数据类型输出参数。当输入数据类型是浮点数,忽略此参数。更多细节,请参阅溢出处理。
系数- - - - - -数据类型的离散数字滤波器系数
继承:同一个词长度作为输入
(默认)|<数据类型>表达
块这个数据类型的滤波器系数。最近的可表示的值的量化轮和饱和烃溢出。当输入数据类型是浮点数,忽略此参数。
这个参数是推荐的数据类型继承:同一个词长度作为输入
。
块返回警告或错误如果:
的系数数据类型长度没有足够的分数来表示系数准确。
的系数数据类型是无符号和系数包括负值。
依赖关系
要启用该参数,设置系数来源来财产
。
输出- - - - - -数据类型的过滤器输出
继承:继承通过内部规则
(默认)|继承:同一个词长度作为输入
|<数据类型>表达
块投这个数据类型的滤波器的输出。量化使用的设置舍入模式和溢出模式参数。当输入数据类型是浮点数,忽略此参数。
块增加了完整的字长精度在每个过滤阀,将最终的输出转换为指定的类型。最大最后的内部数据类型(WF)取决于输入数据类型(WI)、系数数据类型(WC)和系数的数量(l),是由
WF=WI+WC+装天花板(log2 (l))
。
当你指定一组固定系数,实际不能内部单词长度通常是小于WF,因为限制潜在增长系数值。
当你使用可编程的系数,块不能计算动态范围,内部数据类型总是WF。
控制端口
算法
的滤波器结构离散冷杉滤波器块共享与其他模块和详细描述冷杉过滤器体系结构对fpga和asic页面。
这个流程图显示了离散冷杉滤波器块架构多通道系数,也就是说,当你设置系数参数一个M-by-L矩阵。
下面的部分显示的硬件资源和合成的时钟速度离散冷杉滤波器块配置每个过滤器体系结构。
性能——完全平行的收缩
这个表显示了HDL post-synthesis资源利用代码生成的对称26-tap冷杉过滤器与16位标量输入和16位系数。合成目标Xilinx FPGA佐- 706 (XC7Z045ffg900-2)。的全球HDL重置类型参数是同步
和减少时钟使被选中。的重置港口没有启用,所以只有控制路径寄存器生成连接到全球HDL重置。
资源 | 使用 |
---|---|
附近地区 | 36 |
片注册 | 487年 |
片 | 45 |
Xilinx LogiCORE DSP48 | 13 |
地点和路线后,设计的最高时钟频率为630 MHz。
性能——完全平行的转置
这个表显示了HDL post-synthesis资源利用代码生成的对称26-tap冷杉过滤器与16位标量输入和16位系数。合成目标Xilinx FPGA佐- 706 (XC7Z045ffg900-2)。的全球HDL重置类型参数是同步
和减少时钟使被选中。的重置港口没有启用,所以只有控制路径寄存器生成连接到全球HDL重置。
资源 | 使用 |
---|---|
附近地区 | 32 |
片注册 | 108年 |
Xilinx LogiCORE DSP48 | 26 |
地点和路线后,设计的最高时钟频率为541 MHz。
性能——部分串行收缩压(1 <N
<l)
这个表显示post-synthesis HDL代码生成的资源利用率部分串行收缩期冷杉滤波器实现的例子。32-tap冷杉滤波器的实现是16位标量输入,16位系数和序列化8倍周期之间的有效输入样本。合成目标Xilinx Virtex-6 XC6VLX240T-1FF1156 FPGA。的全球HDL重置类型参数是同步
和减少时钟使被选中。
资源 | 使用 |
---|---|
附近地区 | 181年 |
FFS | 428年 |
Xilinx LogiCORE DSP48 | 2 |
地点和路线后,设计的最高时钟频率为561 MHz。
性能——完全串行收缩压(N≥l)
这个表显示了HDL post-synthesis资源利用率从32-tap过滤器的代码生成部分串行收缩期冷杉滤波器实现的例子,数量的周期参数设置为正
。这个配置实现了完全连续过滤器。合成目标Xilinx Virtex-6 XC6VLX240T-1FF1156 FPGA。的全球HDL重置类型参数是同步
和减少时钟使被选中。
资源 | 使用 |
---|---|
附近地区 | 122年 |
片注册 | 225年 |
Xilinx LogiCORE DSP48 | 1 |
地点和路线后,设计的最高时钟频率为590 MHz。
扩展功能
C / c++代码生成
使用仿真软件生成C和c++代码®编码器™。金宝app
此块支持C / c++金宝app代码生成仿真软件加速器和快速加速器模式和DPI组件的一代。金宝app
HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。
影响高密度脂蛋白HDL编码器™提供了额外的配置选项和合成逻辑实现。
你可以设置块参数之间做出权衡吞吐量和资源利用率。
最高的吞吐量,选择一个完全平行收缩压或转置的架构。生成的代码接收输入数据,并提供过滤输出数据在每一个周期。
对于减少面积,选择部分连续体架构。然后指定一个规则,阻止使用序列化过滤器根据输入时间或资源使用情况。指定一个串行过滤器使用一个输入时间规则,设置指定序列化因素来
最小数量的有效输入样本之间的周期
,并设置数量的周期一个值大于或等于2
。在这种情况下,过滤器只接受至少输入样本数量的周期周期分开。指定一个串行过滤规则使用资源,集指定序列化因素来最大数量的乘数
,并设置数量的乘数一个值小于滤波器系数的数量。在这种情况下,过滤器接受至少输入样本NumCoeffs / NumMults
分开。
ConstrainedOutputPipeline | 寄存器的数量在输出中通过移动现有的延迟你的设计。分布式流水线不重新分配这些寄存器。默认值是 |
InputPipeline | 数量的输入管道阶段生成的代码插入。分布式流水线和限制输出管道可以移动这些寄存器。默认值是 |
OutputPipeline | 数量的输出管道阶段生成的代码插入。分布式流水线和限制输出管道可以移动这些寄存器。默认值是 |
离散冷杉过滤块不支持资源共享优化通过高密度脂蛋白编码器设置。金宝app相反,设置滤波器结构参数部分连续收缩
,并配置一个串行化因素根据输入时间或资源使用情况。
版本历史
介绍了R2017aR2023a:负载系数使用memory-style接口
这一块提供了一个可选的memory-style界面加载系数。使用这个接口,设置系数来源参数输入端口(内存接口)
。您可以使用此接口与任何过滤器体系结构。
R2023a:多通道支持金宝app
指定作为L-by-K系数矩阵,L滤波器长度和K是通道的数量。你可以提供输入数据作为1-by-K行——\向量或标量输入通道交错的时间。过滤器的股票之间的资源渠道,即使整个通道滤波器系数是不同的。如果输入的数据通道有足够的有效输入样本之间的周期,块可以实现多通道滤波器作为一个完全串行冷杉过滤器。
R2022a:搬到DSP HDL工具箱从DSP系统工具箱
R2022a之前,这一块名叫离散冷杉滤波器HDL优化并包含在DSP系统工具箱™DSP系统工具箱HDL的支持金宝app图书馆。
R2022a:高通量的接口
这支持高吞吐量数据块。金宝app你可以把数据作为输入N1的向量,N可以到64的值。你不能使用框架的输入部分串行架构。
R2022a:输入系数必须是一个行向量
当你使用可编程的系数块,你必须提供一个行向量的系数(1 -N矩阵)。R2022a之前,块接受一个一维数组(例如,(5)
),一个列向量(米1矩阵),或者一个行向量的系数。
R2022a:基于ram的部分串行架构
这个块使用一个基于ram的部分串行架构,它使用更少的资源比前者基于寄存器的架构。可能导致未初始化的内存位置X
开始你的HDL模拟值。你可以避免X
通过您的测试值初始化内存或启用初始化所有内存块在模型中选择配置参数。这个参数设置内存位置0
模拟和被忽略的合成工具。
R2019b:复系数
块支持复值系数。金宝app如果两个系数和输入数据是复杂的,每个过滤阀块实现了三个乘数。如果数据或系数是复杂但不是两个,每个过滤阀块使用两个乘数。您可以使用复杂系数与所有体系结构和可编程的系数。
R2019a:可编程的系数
块提供选项来指定系数使用当您选择一个输入端口直接形成收缩
体系结构。您不能使用可编程系数与转置或部分串行收缩期架构。
R2019a:优化对称系数
对称矩阵和反对称矩阵块提供了优化系数。这种优化减少了乘数的数量,使FPGA DSP资源的有效利用。
在R2018b块执行这些优化只有完全并行体系结构。
R2019a:可选的复位端口
块提供了一个可选的复位端口对于任何建筑,包括串行收缩压与资源共享架构。的重置端口提供了一个本地同步复位寄存器的数据路径。
在R2018b,阻止支持金宝app重置港口只有完全并行体系结构。
R2019a:串行滤波器参数变化
R2019a之前,您指定的串行实现通过设置一个要求输入时间。从R2019a开始,您可以指定序列化要求根据输入时间或资源使用情况。
对于一个过滤器l系数,块实现了连续过滤不超过米至少乘数和需要输入样本N周期分开,这样l=N×米。
连续过滤的要求 | 配置之前R2019a | 配置在R2019a |
---|---|---|
指定一个序列化规则根据输入时间,也就是说,N周期。 |
|
|
指定一个序列化规则基于资源的使用,也就是说,米乘数。 | 由资源使用不支持序列化R2019a之前。金宝app然而,你可以计算N基于乘法器的要求。
|
|
R2018b:转置结构
块提供了一个选项来选择直接转置建筑形式。
R2018b:改变并行滤波器架构
的validIn端口是强制性的。的使有效的输入端口参数是不再可用。
的准备好了当您选择启用端口共享DSP资源当你清楚和残疾人共享DSP资源。的使准备好输出端口参数是不再可用。
当您选择
直接形成收缩
没有共享DSP资源启用时,块完全实现了一种改进的并行体系结构与以前版本相比。这个建筑比在以前的版本中可能会有不同的延迟。使用validOut结合并行信号延迟路径。当使用这个架构,现在全球HDL重置默认只清除寄存器的控制路径。以前版本连接全球HDL重置数据路径寄存器和控制寄存器。这种变化可以提高硬件性能和降低资源使用。实现完全并行体系结构与以前的版本相同,选择共享DSP资源并设置共享的因素来1
。当您选择
直接形成收缩
中,选择共享DSP资源,使用任何共享的因素,实现的滤波器具有相同的延迟和使用相同的硬件资源在较早的版本。这个架构的重置行为也与以前的版本相同。
第一de MATLAB
Ha事实clic en联合国围绕此时一个埃斯特第一de MATLAB:
Ejecute el第一introduciendolo en la ventana de第一de MATLAB。洛杉矶navegadores网络没有admiten第一de MATLAB。
你也可以从下面的列表中选择一个网站:
表现最好的网站怎么走吗
选择中国网站(中文或英文)最佳站点的性能。其他MathWorks国家网站不优化的访问你的位置。