展示

显示输入值

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图书馆：
金宝appsimulink / innss
HDL编码器 /水槽

描述

这展示块显示输入数据的值。您可以指定显示的频率。对于数字输入数据，您还可以指定显示格式。

如果块输入是数组，则可以垂直或水平调整块大小，以显示不仅仅是第一个元素。如果块输入是向量，则该块会顺序添加从左到右和底部的显示字段。该块显示尽可能多的值。黑色三角形表示该块没有显示所有输入数组元素。

这展示块显示了向量信号的前200个元素以及矩阵信号的前20行和10列。

笔记

如果指定数字显示格式不足以显示值的所有数字，则显示的值可能会丢失精度。结果取决于您的计算机硬件和操作系统。

显示缩写

以下缩写出现在展示块可帮助您识别值的格式。

当你看到...	出现的值是...
`（SI）`	存储的整数值笔记 `（SI）`当信号是整数数据类型时不会出现的。
`十六进制`	以十六进制格式
`垃圾桶`	以二进制格式
`十月`	以八进制格式

显示字符串

在使用琴弦时，展示块显示：

带有双引号的字符串。
例如，特殊字符（例如newline）显示为逃脱序列，例如'\ n'。
例如，不可移动的字符作为逃逸的八分音数字'\ 201'。

如果传入信号是类型字符串，则数字显示格式参数选择不会影响字符串的显示。

端口

输入

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`port_1`- 输入数据
标量|向量

要显示的输入数据。

数据类型：单身的|双倍的|一半|int8|INT16|INT32|INT64|UINT8|UINT16|UINT32|Uint64|细绳|布尔|固定点|枚举

参数

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`数字显示格式`- 格式显示数字输入数据
`短的`（默认）|`长`|`short_e`|`long_e`|`银行`|`十六进制（存储的整数）`|`二进制（存储的整数）`|`十进制（存储整数）`|`八进制（存储的整数）`

指定出现的数字数据的格式。

如果您选择...	块显示...
`短的`	具有固定小数点的5位缩放值
`长`	具有固定小数点的15位缩放值
`short_e`	浮动小数点的5位价值
`long_e`	16位价值，浮动小数点
`银行`	固定美元和美分格式的价值（但没有$或逗号）
`十六进制（存储的整数）`	十六进制格式的定点输入的存储整数值
`二进制（存储的整数）`	以二进制格式的定点输入的存储整数值
`十进制（存储整数）`	以十进制格式的定点输入的存储整数值
`八进制（存储的整数）`	定点输入的八八格格式的存储整数值

如果数字输入到展示Block具有枚举的数据类型（请参阅金宝app模拟枚举和定义模拟枚举金宝app）：

该块显示枚举值，而不是基础整数的值。
环境数字显示格式到任何存储的整数设置会导致错误。

如果传入信号是类型字符串，则选择数字显示格式参数不会影响字符串的显示。

程序化使用

块参数：格式

类型：角色向量

默认：'短的'

`拆除`- 显示率
`1`（默认）|`整数`

指定显示数据的频率。

出现的数据量以及数据出现的时间步骤取决于拆除块参数和采样时间财产。

这拆除参数使您可以在每个n样本，其中n是拆卸因子。默认拆卸，1，在每个时间步骤中显示数据。

笔记

显示块在初始时间更新其显示，即使拆除价值大于一个。
这采样时间您可以设置的属性set_param，使您能够指定显示点的采样间隔。当您使用一个可变步骤求解器时，此属性很有用，其中时间步长之间的间隔不相同。默认示例时间，-1，在确定要显示的点时，使块忽略了采样间隔。

笔记

如果块继承了一个样本时间inf，这拆除参数被忽略。

程序化使用

块参数：拆除

类型：角色向量

值：'1'|整数

默认：'1'

`浮动显示`- 浮动显示
`离开`（默认）|`上`

要使用块作为浮动显示，请选择浮动显示复选框。块输入端口消失，块在选定的线上显示信号的值。

如果您选择浮动显示：

关闭模型的信号存储重用。看信号存储重复使用（金宝appSimulink编码器）了解更多信息。
请勿将多维信号连接到浮动显示。

程序化使用

块参数：漂浮的

类型：角色向量

值：'上'|'离开'

默认：'上'

模型示例

模拟自动气候控制系统

使用Simulink®和StateFlow®模拟汽车中的自动气候控制系统。金宝app在Celsius块中的用户设定点中，输入汽车中所需的空气温度的值。

开放型号

总块返回输入

总和块的回复如何输入。

开放型号

库仑和粘性摩擦块的标量扩展

具有标量输入到库仑和粘性摩擦块的模型，该模型使用标量扩展来输出向量。

开放型号

块特征

数据类型	`布尔`\|`双倍的`\|`枚举`\|`固定点`\|`一半`\|`整数`\|`单身的`\|`细绳`
直接进料	`是的`
多维信号	`不`
可变大小信号	`是的`
零交叉检测	`不`

扩展功能

C/C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

忽略代码生成。

HDL代码生成
使用HDL Coder™生成用于FPGA和ASIC设计的Verilog和VHDL代码。

该块可用于生成HDL代码的子系统中的模拟可见性，但不包括在硬件实现中。

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