像素控制总线选择器

从所使用的控制信号总线中选择信号视觉HDL工具箱块

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库:
视觉HDL工具箱/实用程序

描述

的像素控制总线选择器块中选择信号pixelcontrol公共汽车。看到像素控制总线．

该块是Simulink的一个实现金宝app^®总线选择器块。看到总线选择器(金宝app模型)获取更多信息。

港口

输入

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`Port_1`-控制信号伴随像素流
`pixelcontrol`公共汽车

的pixelcontrol总线包含五个信号。信号描述像素的有效性和它在帧中的位置。有关更多信息，请参见像素控制总线．

数据类型:公共汽车

输出

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`Port_1`-帧水平线的第一个像素
标量

帧的水平线上的第一个像素，返回为布尔标量。该端口返回hStart来自输入总线的信号。

数据类型:布尔

`Port_2`—帧水平线的最后一个像素
标量

帧的水平线的最后一个像素，返回为布尔标量。该端口返回这个到来自输入总线的信号。

数据类型:布尔

`Port_3`-帧的第一行(顶部)的第一个像素
标量

帧的第一行(顶部)中的第一个像素，返回为布尔标量。该端口返回音速启动来自输入总线的信号。

数据类型:布尔

`Port_4`-帧的最后一行(底部)的最后一个像素
标量

帧的最后一行(底部)的最后一个像素，返回为布尔标量。该端口返回公开发表来自输入总线的信号。

数据类型:布尔

`Port_5`-有效的像素指示器
标量

有效的像素指示器，返回为布尔标量。该端口返回有效的来自输入总线的信号。

数据类型:布尔

扩展功能

C/ c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

此块支持C/ c++代金宝app码生成，用于Simulink加速器和快速加速器模式，以及用于DPI组件金宝app生成。

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的额外配置选项。

要了解有关使用总线生成HDL代码的更多信息，请参见公共汽车(高密度脂蛋白编码器)而且利用总线信号提高模型的可读性并生成HDL代码(高密度脂蛋白编码器)．

高密度脂蛋白架构

这个块有一个默认的HDL架构。

HDL块属性

ConstrainedOutputPipeline	通过在设计中移动现有延迟来放置在输出端的寄存器数量。分布式管道不会重新分发这些寄存器。默认为`0`．详情请参见ConstrainedOutputPipeline(高密度脂蛋白编码器)．
InputPipeline	要在生成的代码中插入的输入管道阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认为`0`．详情请参见InputPipeline(高密度脂蛋白编码器)．
OutputPipeline	要在生成的代码中插入的输出管道阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认为`0`．详情请参见OutputPipeline(高密度脂蛋白编码器)．

版本历史

在R2015a中引入

另请参阅

像素控制总线创建器|帧到像素|像素到帧

主题

流媒体像素接口

像素控制总线选择器

描述

港口

输入

Port_1-控制信号伴随像素流pixelcontrol公共汽车

输出

Port_1-帧水平线的第一个像素标量

Port_2—帧水平线的最后一个像素标量

Port_3-帧的第一行(顶部)的第一个像素标量

Port_4-帧的最后一行(底部)的最后一个像素标量

Port_5-有效的像素指示器标量

扩展功能

C/ c++代码生成使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

版本历史

另请参阅

主题

`Port_1`-控制信号伴随像素流
`pixelcontrol`公共汽车

`Port_1`-帧水平线的第一个像素
标量

`Port_2`—帧水平线的最后一个像素
标量

`Port_3`-帧的第一行(顶部)的第一个像素
标量

`Port_4`-帧的最后一行(底部)的最后一个像素
标量

`Port_5`-有效的像素指示器
标量

C/ c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。