Actualización sobre la enfermedad del coronavirus 2019 (COVID-19)

Debido a la creciente preocupación con关于COVID-19的报告，请参见más cursos de formación online dirigidos por instructes como a alternative alternative a los cursos presciales。

Calendario e inscripcion

Pre-requisitos

金宝appSimulink para Modelado de Sistemas Dinámicos(o金宝appSimulink para Diseño de Sistemas de Automocióno金宝appSimulink para Diseño de Sistemas aerospacaciales)．符合programación和HDL。

Programación de Xilinx Zynq soc con MATLAB和Sim金宝appulink

我们可以在días中使用在Simulink中配置的模型金宝app^®在Xilinx平台上^®Zynq^®-7000年。El curso está orientado a usuarios de 金宝appSimulink que generan, validar y desplegar código embed y código HDL para codiseño de software/hardware usando Embedded Coder^®y HDL编码器^™．

特马incluidos:

请将Zynq y entorno de configuración
Introducción嵌入式编码器和HDL编码器
Generación de bloques de propiedad intellectual (IP core) y su despliegue
Uso de la interfaz AXI4
Verificacion de Processor-in-the-loop
我们的时间是真实的
Integración控制者
Diseno

你要走你想走的路

Prerrequisitos

Día 1 de 2
Vista General de Zynq y Entorno de Configuración	Objetivo:在MATLAB中配置Zynq-7000平台。 Vista de Zynq-7000将军 Configuración de la plataforma y software Zynq Configuración del entorno MATLAB Comprobación de la conexión al硬件Zynq
Introducción嵌入式编码器和HDL编码器	Objetivo:在Simulink的模型中配置generación金宝app de código embido e interpretar el código generado eficazmente。 Arquitectura de una aplicación embed Generación de código ERT 模德的脏污所有的数据结构都在código中 Configuración de un modelo de 金宝appSimulink para generación de código HDL Uso del HDL工作流顾问
Generación de Bloques de丙edad intellectual (IP core) y su Despliegue	Objetivo:在Simulink模型中配置HDL工作流顾问，一般使用código HDL y C，在Zynq平台中配置。金宝app Configuración de un现存para lógica可编程 Configuración del interfaz del target y periféricos Generación de bloques de丙edad intellectual e integración con SDK Creación y despliegue del bitstream FPGA Generación是关于软件交互模式的外部模式调整
Uso de la Interfaz AXI4	Objetivo:Uso de varias接口AXI para la comunicación de datos entre el sistema de procesamiento y lógica可编程。 Interfaz阿喜 Aplicaciones de AXI4-Lite Uso de AXI4-Stream 考虑到AXI4
Verificacion Processor-in-the-Loop	Objetivo:在回路中的处理器对算法进行验证，我们可以esté把它排除在平台之外，我们可以通过ejecución把它排除在时间之外，然后把它排除在producción之外。回路中处理器(PIL)清醒Zynq Verificación PIL con un modelo referciado Ejecución del código perfilando con PIL Consideraciones公益诉讼

Día 2 de 2
我们的时间是真实的	Objetivo:我们可以使用interfaz UDP将数据传输到Simulink或aplicación ejecutá金宝appndose上的平台上。我们可以从数据的交互中看到 Configuración de los bloques UDP para la transmisión de datos Sincronización de datos entre 金宝appSimulink y Zynq 考虑数据的相互作用
Integración de Controladores de Dispositivos	Objetivo:在程序系统中，控制器的配置接口为periféricos。他们都是性格控制者 Utilización de Legacy代码工具 Interfaz GPIO Compilación cruzada de los controladores
Diseño de Referencia Personalizado	Objetivo:您的注册地址为:diseños de reference。动机是可以参照的 Creación de un IP可重用para Vivado Diseno de referencia personalize un diseño de referencia 请将手鼓和个人资料登记在diseño上

Garantizado

然后再注册一个可以取消的号码然后再取消serán。

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