Girish Venkataramani MathWorks
在本次网络研讨会中,您将学习如何利用HDL编码器探索设计选择调整到特定的速度和面积限制。使用HDL编码器,您可以调用多个优化功能,这些功能允许您共享硬件资源以减少面积占用,并允许您通过管道传输设计以提高设计的时钟频率。
MathWorks工程师将展示HDL编码器的最新增强功能,该功能使迭代工作流能够在从Simulink模型、MATLAB代码和状态流程图生成可合成的Verilog和VHDL时探索速度/面积设计空间。金宝app
我们将讨论以下主题:
关于演示者:Girish Venkataramani是HDL优化和硬件/软件协同设计小组的组长。自2007年以来,他一直致力于HDL编码器产品,是该产品的编译器基础设施和HDL(速度/面积)优化框架的首席架构师。在加入MathWorks之前,Girish研究了几个涉及不同C-to-HDL编译器工具的研究问题。他拥有博士学位。在卡内基梅隆大学的电气和计算机工程专业,他探索了异步C-to-HDL编译器中的性能分析和优化问题。他拥有加利福尼亚大学河畔分校的计算机科学硕士学位。
记录日期:2014年1月30日
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