无线原型和产品开发要点
团队如何一起工作以快速迭代，使用已验证的设计IP提高效率，并自动化RTL代码和验证模型的创建
一个八分钟的阅读
第一节
自上而下的合作
在过程的早期将多个技能集合集合在一起
随着无线标准和基础设施的发展，新的系统和硬件必须在快速的时间内开发。划分职责并依赖规范文档的传统工作流阻止了按计划交付新产品所需的多学科协作。下载188bet金宝搏
单击下图中的数字，查看工程团队如何协作。
1
2
3.
1
2
3.
1
多领域设计平台
将系统、算法和特定领域的工程师聚集在一起，在可视化环境中协作，共同探索和开发系统、算法和体系结构。您可以建模您的天线，接收器，放大器，ADC/DAC，调制/解调，错误校正，和信号处理，以及核心的数学和逻辑。
1
2
3.
2
用于验证和验证的系统级仿真
从天线到bits模拟整个系统，以优化系统吞吐量，并尽早检测和消除成本高昂的问题。更高的抽象级别意味着要模拟的细节更少，这会导致更快的运行时间和更容易的调试。管理测试并跟踪功能覆盖率，以确保在原型设计和生产开发之前进行稳健的验证。
1
2
3.
3.
改进实现架构的能力
这种自顶向下的方法使通信、DSP和硬件工程师能够持续协作，以适应在比特流上工作的算法，权衡并行处理和资源使用，管理数据流的时间和延迟，并平衡数值准确性和定点量化的效率。他们可以使用相同的刺激作为算法设计来模拟每个细化步骤，同时将结果和算法的性能进行比较。
多领域设计平台
将系统、算法和特定领域的工程师聚集在一起，在可视化环境中协作，共同探索和开发系统、算法和体系结构。您可以建模您的天线，接收器，放大器，ADC/DAC，调制/解调，错误校正，和信号处理，以及核心的数学和逻辑。
用于验证和验证的系统级仿真
从天线到bits模拟整个系统，以优化系统吞吐量，并尽早检测和消除成本高昂的问题。更高的抽象级别意味着要模拟的细节更少，这会导致更快的运行时间和更容易的调试。管理测试并跟踪功能覆盖率，以确保在原型设计和生产开发之前进行稳健的验证。
改进实现架构的能力
这种自顶向下的方法使通信、DSP和硬件工程师能够持续协作，以适应在比特流上工作的算法，权衡并行处理和资源使用，管理数据流的时间和延迟，并平衡数值准确性和定点量化的效率。他们可以使用相同的刺激作为算法设计来模拟每个细化步骤，同时将结果和算法的性能进行比较。
关键外卖
- 支持多个领域专家之间的协作
- 模拟系统级行为，以便及早发现并消除代价高昂的问题
- 通过更广泛的架构探索来提高质量
第二节
没有VHDL/Verilog专业知识的FPGA原型设计
直接从MATLAB和Simulink定位和调试FPGA原型硬件金宝app
在FPGA或软件无线电（SDR）上原型化无线通信算法硬件平台提供了对现实操作条件下性能的早期洞察，并且在项目向生产开发的过程中经常充当关键的演示检查点。传统的原型工作流程给使用MATLAB的稀缺硬件设计工程师带来了沉重的负担®和仿真软金宝app件®使通信和DSP工程师能够在创建和调试FPGA原型时更加自给自足。这种方法可以加快迭代速度，并以更少的时间和精力获得工作原型。
增量的原型
引导和自动化硬件定位
虽然瞄准FPGA硬件没有捷径，但导航和自动化使其更容易实现。定点设计器™ 自动化量化过程，以帮助您平衡效率与准确性。HDL编码器工作流顾问从帮助您准备目标设计到FPGA实现，全程管理该过程。
关联分析与调试
原型设计引入了意料之外的现实世界影响，如干扰，这可能导致设计故障或比预期的表现更差。您可以使用MATLAB和Simulink来分析金宝app和调试这些问题，直接连接设备或通过捕获无线波形用于仿真。
关键外卖
- 迭代并更快地获得工作原型
- 增加您在数字硬件上原型的能力
- 在MATLAB和Simulink中进行分析和调试金宝app
第三节
Hardware-Proven设计知识产权
通过使用基于标准的算法的可配置硬件实现，加快项目进度
无线通信严重依赖标准信号协议、调制/解调方案和纠错编码，以确保系统和设备的互操作性。在大多数情况下，这个标准功能并不能区分您的应用程序，但是您仍然需要将它集成到FPGA或ASIC中。使用可靠的知识产权(IP)可以节省工程师的时间和精力，使他们能够专注于开发和实现您独特的功能。
- 1.参考申请
- 2.IP块
- 3.自上而下的验证工作流程
关键外卖
- 通过使用经验证的IP，节省硬件设计和验证的时间和精力
- 将硬件工程资源集中在您独特的功能上
- 从高抽象的无线设计IP验证、调整和生成代码
第四节
硬件设计和验证的代码生成
探索和模拟硬件架构，然后自动生成特定于项目的RTL和验证组件
依靠规范文档传达功能意图会暴露疏忽和假设带来的风险，并使其难以适应变化。自上而下的工作流程通过硬件实现架构完善了高级算法，从而可以轻松探索更多选项，然后进行高级验证。从那里，您可以直接生成代码和模型，以开始生产硬件设计和验证。
算法和硬件工程师之间的协作
硬件工程师可以在可视化环境中与通信和DSP工程师协作，以调整他们的算法的并行性、定时和定点量化，以有效地映射到硬件，同时产生足够准确的结果。结果是一个易于遵循的仿真模型，您可以从中生成用于下游设计和验证的代码。
目标无关的HDL代码生成
通过从算法到定点硬件架构的迭代细化，可以自动生成可读、可合成的VHDL®或Verilog®RTL。根据您的项目需求和目标设备定制RTL，并灵活地适应变化。
SystemVerilog验证组件生成
通过从MATLAB或Simulink算法和测试生成SystemVerilog DPI或UVM验证组件，可以开始连接算法和硬件开发。自动验证模型生成能够快速更新数字算法中的更改，以便在模拟实现中进行仿真，反之亦然。金宝app
关键外卖
- 通过探索广泛的硬件架构选项来提高质量
- 快速适应变化，并为新需求重新生成代码
- 生成模型以加快验证环境的创建