无线原型和生产发展纲要
如何快速的团队一起工作，以迭代，提高工作效率与成熟的设计IP，并自动RTL代码和验证模型的创建
8分钟读
第1节
自上而下协作
在这个过程中多种技能，早汇集
随着无线标准和基础设施的发展，新的系统和硬件必须快速的时间表下进行开发。传统的工作流，划分责任和依靠规范文档防止按时交付的新产品需要多学科协作的类型。下载188bet金宝搏
点击图片上的数字下面来看看工程团队如何协作。
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多域的设计平台
汇集系统，算法和特定领域的工程师进行协作的视觉环境，探索和开发系统，算法和架构在一起。你可以模拟的天线，接收器，放大器，ADC / DAC，调制/解调，纠错，和信号处理，以芯的数学和逻辑一起。
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系统级仿真的确认和验证
模拟从天线到比特整个系统以优化系统的吞吐量，并检测和早期消除昂贵的问题。抽象手段的更高水平的有较少的细节来模拟，从而导致更快的运行时间，更容易调试。管理测试和跟踪功能覆盖，以确保前原型设计和生产发展强有力的核查。
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细化落实构架能力
此自上而下的方法使通信，DSP，和硬件工程师不断协作，以对位，权衡并行处理对资源使用的流适应算法来工作，管理的定时和延迟的数据流，和平衡数值精度相对于定点量化的效率。他们可以使用相同的刺激作为算法设计模拟各种细化步骤，而比较对算法的结果和表现。
多域的设计平台
汇集系统，算法和特定领域的工程师进行协作的视觉环境，探索和开发系统，算法和架构在一起。你可以模拟的天线，接收器，放大器，ADC / DAC，调制/解调，纠错，和信号处理，以芯的数学和逻辑一起。
系统级仿真的确认和验证
模拟从天线到比特整个系统以优化系统的吞吐量，并检测和早期消除昂贵的问题。抽象手段的更高水平的有较少的细节来模拟，从而导致更快的运行时间，更容易调试。管理测试和跟踪功能覆盖，以确保前原型设计和生产发展强有力的核查。
细化落实构架能力
此自上而下的方法使通信，DSP，和硬件工程师不断协作，以对位，权衡并行处理对资源使用的流适应算法来工作，管理的定时和延迟的数据流，和平衡数值精度相对于定点量化的效率。他们可以使用相同的刺激作为算法设计模拟各种细化步骤，而比较对算法的结果和表现。
重点外卖
- 启用多领域专家之间的协作
- 模拟系统级行为检测和早期消除昂贵的问题
- 通过更广泛的架构探索提高质量
第2节
FPGA原型没有VHDL / Verilog的专长
目标从MATLAB和Simulink调试FPGA原型硬件直接金宝app
原型设计FPGA或软件定义无线电（SDR）的硬件平台无线通信算法提供了早期的洞察力，表现真实的经营状况，并经常作为一个重点示范检查站作为向生产开发项目的进展。当传统的原型工作流程放在稀缺的硬件设计工程师带来沉重的负担，使用MATLAB®和Sim金宝appulink®使通信和DSP工程师更加自给自足创建和调试FPGA原型。这种做法导致更快的迭代和获得一个工作原型用更少的时间和精力。
增量原型
指导和自动硬件确定目标
虽然有没有捷径可针对FPGA硬件，指导和自动化，使其更容易实现。定点设计师™自动量化过程，帮助您与精度平衡效率。该HDL编码器工作流程顾问管理从帮助准备您的设计通过FPGA实现目标一路的过程。
关联分析和调试
原型引入了意料之外的现实世界的影响，如干扰，这可能会导致设计出现故障或执行更差于预期。您可以使用MATLAB和Simulink来分析金宝app和调试这些问题直接或通过捕获过空中波形模拟使用连接的设备。
重点外卖
- 迭代，更迅速地获得一个工作原型
- 增加你的能力为原型的数字硬件
- 分析并从内部MATLAB和Simulink调试金宝app
第3节
硬件验证的IP设计
通过使用可配置的硬件实现加快项目进度的基于标准的算法
无线通信很大程度上依赖于标准信号协议，调制/解调方案和纠错编码，以确保系统和设备的互操作性。在大多数情况下，这个标准功能不区分你的应用程序，但你仍然需要将它集成到您的FPGA或ASIC。使用经过验证的知识产权（IP），节省您的工程师的时间和精力，使他们能够专注于发展和执行你的独特功能。
- 1.参考应用程序
- 2. IP块
- 3.自顶向下的验证工作流程
重点外卖
- 保存硬件设计和验证的时间和精力用验证的IP
- 专注于你的独特的功能性硬件工程资源
- 验证，调整，并产生高抽象的无线设计IP代码
第4节
代码生成的硬件设计和验证
探索和模拟硬件架构，然后自动生成特定项目的RTL和验证组件
依托规范文件进行通信功能的意图自曝从疏忽和假设的风险，并使其适应变化变得困难。自上而下的工作流程细化高级算法与硬件实现架构，使更多的选择易开采，其次是高层次的验证。从那里，你可以直接生成代码和模型开始生产硬件设计和验证。
算法和硬件工程师之间的合作
硬件工程师可以进行协作通信和DSP工程师在视觉环境与并行，定时和定点量化他们的算法适应有效地映射到硬件，同时产生足够精确的结果。其结果是一个易于后续的仿真模型，从中可以生成下游设计和验证码。
目标无关的HDL代码生成
从算法到定点硬件架构反复改进后，可以自动生成可读的，综合的VHDL®或Verilog®RTL。自定义RTL为您的项目要求和目标设备并适应变化的灵活性。
SystemVerilog验证组件生成
你可以开始通过生成的SystemVerilog DPI或UVM验证从MATLAB或Simulink的算法和测试组件连接算法和硬件开发。金宝app自动验证模型生成能够在数字算法的变化快速更新中的仿真模拟实现，反之亦然。
重点外卖
- 通过探讨范围广泛的硬件体系结构选项提高质量
- 快速适应变化并重新生成新的需求码
- 生成模型速度验证环境的建设