为Matlab Axi Master设置
从MATLAB访问板载内存位置®或者模金宝app拟®，您必须在FPGA设计中包含Matlab Axi Master IP。此IP连接到电路板上的从存储位置。IP还响应来自MATLAB或SIMULINK的读写命令，超过JTAG，PCI Express或以太网电缆。金宝app
要使用此功能，您必须为FPGA板下载硬件支持包。金宝app看下载FPGA单板支持包金宝app。
要从MATLAB或SIMULINK设置AXI Master IP，请按照以下设置步骤操作：金宝app
在FPGA设计中包括MATLAB AXI主IP。要将IP文件的路径添加到项目中，请调用
setupAXIMasterForVivado或setupaximasterforquartus.功能。打开Vivado®或第四的®从IP目录中选择FPGA设计中的Matlab Axi Master IP。
使用JTAG作为物理连接时，请选择MATLAB作为AXI Master。
使用以太网作为物理连接时，请选择udp matlab作为axi master和以太网MAC中心并将其添加到您的项目中。
当使用PCIe作为物理连接时，选择PCIe MATLAB作为AXI Master并将其添加到您的项目中。
在FPGA项目中，指定允许AXI主IP访问的地址。
笔记
AXI主IP支持AXI4 Lite，金宝appAXI4和Altera®Avalon从存储器位置。FPGA互连自动将AXI4事务转换为每个地址的协议。
编译您的FPGA项目，包括MATLAB AXI主IP。
使用物理电缆（JTAG，PCI Express或以太网电缆）将FPGA板连接到主计算机。
使用编译设计将FPGA编程。
笔记
或者，您可以通过使用示例参考设计在HDL Coder™引导工作流程中执行这些步骤，例如这些示例中包含的项目：使用IP核心生成工作流程访问Intel Pure FPGA板上的DUT寄存器（HDL编码器）或使用IP核心生成工作流程访问Xilinx纯FPGA板上的DUT寄存器（HDL编码器）。
在FPGA上加载设计后，您可以访问电路板上的内存映射位置。
要从MATLAB访问电路板，请创建一个Aximaster.对象并使用readmemory和Writememory.在电路板上读写内存映射位置的方法。
要从Simulink访问Lock，请创建一个Sim金宝appulink模型并包含AXI Master阅读和AXI Master写道在里面。配置块以读取和写入电路板上的内存映射位置。
JTAG考虑因素
当使用JTAG作为到您的板的物理连接时，您可能有使用同一JTAG连接的其他ip。这些ip包括FPGA数据捕获，Intel®signaltap II，或Xilinx®Vivado逻辑分析仪核心。Matlab Axi Master IP可以使用JTAG连接的其他IPS共存，但是，只有其中一个应用程序可以一次使用JTAG电缆。发布Aximaster.对象以返回其他应用程序的JTAG资源。
JTAG电缆最常见的冲突使用是重新编程FPGA。在使用电缆编程FPGA之前，请停止任何FPGA数据捕获或MATLAB AXI主JTAG连接。
主计算机和FPGA之间的最大数据速率受JTAG时钟频率的限制。对于英特尔板，JTAG时钟频率为12 MHz或24 MHz。对于Xilinx板，JTAG时钟频率为33 MHz或66 MHz。JTAG频率取决于电缆类型和FPGA板支持的最大时钟频率。金宝app
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