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设计错误检测

静态检测运行时错误和死逻辑，导出设计范围

设计错误检测包括死逻辑、整数溢出、除零以及违反设计属性和断言。金宝app®设计验证器™使用形式化方法识别模型中难以发现的设计错误，而无需进行大量测试或模拟运行金宝appSimulink设计验证程序高亮显示模型中包含设计错误的块以及经证明没有设计错误的块。对于每个有误差的块，计算信号范围边界，并生成在模拟中再现误差的测试向量。

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特色实例

检测整数溢出错误

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使用设计错误检测分析检测模型中的整数溢出错误。Simulink®design Verifier™ 确定可能导致整数溢出的模型构造，然后证明在模拟期间无法发生整数溢出，或金宝app者生成演示整数溢出错误的测试用例。
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使用Simulink自动化验证和确认金宝app

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