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相锁环

设计和模拟模拟相锁环（PLL）系统

设计一个从基本基础块或参考架构家族开始的PLL系统。模拟和分析PLL系统以验证关键性能指标，直到达到系统规范为止。

您可以首先提供每个基础块的规格和障碍，然后将块连接到模拟不同的PLL体系结构模型（自下而上的方法）。另外，您可以从典型的PLL体系结构的完整系统级模型开始，并自定义这些模型，直到满足您的系统规格（自上而下的方法）。

利用测量和测试板在整个设计过程中，在存在瑕疵的情况下验证块和整个系统的规格。

块

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电荷泵 输出与两个输入端口之间的占空比差异成正比的电流
循环过滤器 型号第二，三阶或四阶被动环滤波器
PFD 相/频率检测器比较两个信号之间的相位和频率
VCO 电压控制振荡器
单模量预定器 整数时钟分隔线，分配输入信号的频率
双模量预定器 整数时钟分隔符，两个分隔比
累加器的分数时钟分隔器 将输入信号频率除以分数数的时钟分隔线
DSM的分数时钟分隔器 基于Delta Sigma调制器的分数时钟分隔器
与累加器的分数N PLL 基于累加器的分数N PLL架构的频率合成器
带有Delta Sigma调制器的分数N PLL 基于Delta Sigma调制器的频率合成器基于分数N PLL体系结构
带有双模量预定器的整数N PLL 基于双模量预拉的整数N PLL体系结构的频率合成器
整数N PLL，带有单模量预定器 基于单模预拉的整数N PLL体系结构的频率合成器

话题

设计和评估简单的PLL模型

此示例显示了如何使用参考体系结构设计简单的相锁环（PLL）并使用PLL TestBench进行验证。

特色示例

使用数据表规范的PLL设计和验证

使用数据表规范的PLL设计和验证

使用混合信号阻滞™对商业现成的整数N相锁环（PLL）建模，其双模量预定器在4 GHz左右。您可以验证PLL性能，包括相位噪声。
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PLL输出处的相位噪声

PLL输出处的相位噪声

预测相锁环（PLL）的输出处的相位噪声，使用PLL测试板模拟PLL，并将仿真结果与理论预测进行比较。
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混合信号模块盘文档
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