Xilinx的HDL验证器™金宝app支持包®FPGA板包含用于使用HDL验证器进行FPGA-in- loop (FIL)仿真的电路板定义文件,并支持Xilinx FPGA和Zynq金宝app®SoC董事会。对FIL进行仿真,使用MATLAB®或仿真金宝app软件®在实际硬件中测试设计,适用于任何现有的HDL代码。FPGA数据捕获支持允许您在Xili金宝appnx FPGA或Zynq SoC上运行设计时,在MATLAB中观察来自您的设计的信号。使用MATLAB AXI主IP,您可以使用MATLAB从板上内存位置读写数据。
安装硬件支持,更新固件,配置硬件连金宝app接
用FPGA硬件进行验证
从现场FPGA捕获信号数据
从MATLAB中访问FPGA板上的AXI从存储器