Xilinx的HDL编金宝app码器™支持包®Zynq®平台金宝app支持生成的IP核心,可以集成到FPGA设计使用Xilinx Vivado®或Xilinx ISE。当与连用时嵌入式编码器®金宝appXilinx Zynq平台的支持包,该方案可以使用C语言和HDL代码生成Xilinx Zynq SoC。硬件/软件协同设计工作流程包括模拟、原型制作、验证和实现。
下载并安装与第三方EDA工具和支持硬件一起金宝app使用的支持包
了解软硬件协同设计工作流程,以及如何使用workflow Advisor在SoC平台上运行算法
在Simulink中为算法建模金宝app®通过使用简化的协议映射到AXI4流、AXI4流视频或AXI4主接口
从DUT生成HDL IP核心,用于部署到默认的系统参考设计或在董事会注册的自定义参考设计
为Xilinx Zynq平台定义并注册自定义参考设计或自定义板
创建包含用户编程的比特流,并将其下载到Xilinx Zynq平台