BAE系统公司实现软件定义无线电开发时间减少80%
挑战
解决方案
结果
- 项目开发时间减少80%
- 更快地发现和消除问题
- 时钟和接口简化
“对于一名拥有多年VHDL编码经验的工程师来说，使用我们传统的设计流程手工编码一个功能完整的SDR波形需要645个小时。第二名经验有限的工程师使用Simulink和Xilinx System Generator在不到46小时内完成了相同的项目。”金宝app
David Haessig博士，BAE系统公司
美国军方预计未来几年将在软件定义无线电(SDR)技术上投入超过10亿美元，以确保部队之间更好的通信和互操作性。为了满足需求，国防承包商正在探索改进的设计方法，以快速开发多模式、多频段和多功能无线设备，这些设备可以通过软件更新进行重新配置。
长期以来，BAE系统公司一直处于SDR技术的前沿，传统上使用的设计流程依赖于在VHDL中手工编码fpga®．然而，BAE系统公司最近看到了一个机会，利用MathWorks和Xilinx对这种方法与基于模型的设计进行评估®工具。同时运行两个SDR波形开发工作，他们发现Simulink金宝app®Xilinx System Generator大大缩短了开发时间。
BAE系统公司金宝app高级技术人员David Haessig博士解释说:“使用Simulink，我们在模型中完成了所有的模拟和调试，在Xilinx System Generator自动生成代码之前，这更容易、更快。”“因此，我们证明了开发软件定义无线电信号处理链的时间减少了10比1以上。这确实说明了在SDR应用中提高开发产量的潜力。”
挑战
BAE系统公司的任务是开发一种军用标准(MIL-STD-188-165A)卫星通信波形，用于指挥、控制、通信、计算机、情报、监视和侦察(C4ISR)无线电。与此同时，BAE系统公司试图评估一种新的设计流程，以减少开发时间。
该公司将同时进行两个开发工作——一个使用传统的设计流程，另一个使用基于模型的设计工具。为了确保公平的比较，每一项工作都将使用一组等效的核心。同时运行这两个项目将使BAE系统公司能够直接评估其现有的基于模型的设计方法。
解决方案
BAE系统公司与Xilinx合作，利用Simulink和Xilinx系统生成器应用基于模型的设计，设计和部署MIL-STD-188 金宝appSDR波形，速度比手工编码方法快10倍。
与此同时，拥有超过15年VHDL和软件经验的BAE系统工程师罗伯特·里吉斯(Robert Regis)领导了一个使用传统设计流程的单独项目。在这个项目中，Regis根据在不同的系统工程阶段开发的需求和规范手工编码VHDL。
在涉及基于模型设计的项目中，BAE系统公司的系统工程师Andrew Comba首先在Simulink中开发了SDR发射机和接收机的模型。金宝app他通过整合通信工具箱中的模块来加速模型开发™，包括扰频器、差分编码器、里德-所罗门编码器、矩阵交织器、卷积编码器和正交振幅调制(QAM)调制器。
Comba将Simulink模型交金宝app给了Xilinx工程师Sean Gallagher，并附带了一份波形规格。Gallagher在项目开始时并没有重要的通信系统经验，他使用Xilinx System Generator将Xilinx块替换为标准的Simulink块，从而为自动代码生成准备了模型。金宝app
在使用数据可视化作用域和误码率计模拟和验证更新后的模型后，Gallagher使用Xilinx System Generator和Xilinx ISE自动为SDR生成VHDL代码，并将其部署到FPGA进行测试。
Haessig指出:“由于使用模型完全模拟和验证了设计，当下载到FPGA时，SDR实现立即工作。”
基于该项目的初步工作的成功，BAE系统公司已经开始与MathWorks、Virginia Tech、Xilinx和Zeligsoft共同努力，以提高波形的可移植性。该小组正在开发一种接口，使由Simulink Coder™或Xilinx System Generator生成的代码能够直接集成到软件通信金宝app体系结构(SCA)无线电中。
结果
项目开发时间减少80%．Haessig金宝app说:“使用Simulink和Xilinx System Generator，我们设计和开发了SDR的信号处理链，并将开发时间缩短了10比1。”“整个项目时间，包括硬件集成和实验室测试，减少了4比1以上。”
更快地发现和消除问题．使用基于模型的设计，Simulink模型直接连接到生成的代码金宝app。这迫使开发者在模型中捕获所有所需的波形细节。”Haessig指出。“因此，可以在建模阶段的设计流程的早期发现和删除错误，而不是在VHDL行为测试阶段的后期发现和删除错误，后者可能非常困难和耗时。”
时钟和接口简化．传统的设计流程要求工程师手工生成所有时钟计时，并仔细检查波形中每个组件的规格和接口要求。Haessig指出:“使用Simulink金宝app和Xilinx System Generator，所有必要的时钟信号都是自动生成的，组件也很容易连接，而无需研究有关控制、定时和其他选项的详细规格表。”
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