HDL代码生成
要在fpga或asic上实现DSP设计，您可以使用HDL Coder™或Filter design HDL Coder™。这两种产品下载188bet金宝搏都生成可合成和便携式VHDL®和Verilog®代码，并生成VHDL和Verilog测试台，用于快速模拟、测试和验证生成的代码。
高密度脂蛋白编码器-从Simulink或MATLAB设计生成金宝app代码。金宝app支持的块在DSP系统工具箱™和DSP HDL工具箱包括滤波器、数学和信号操作，以及为资源使用和性能优化的其他算法，例如FFT(DSP HDL工具箱)，离散FIR滤波器(DSP HDL工具箱),以区域(DSP HDL工具箱)块。有关如何使用HDL Coder生成HDL代码的基本示例，请参见FPGA可编程FIR滤波器．有关DSP HDL工具箱™的介绍，请参见FPGA实现FFT算法(DSP HDL工具箱)．
滤波器设计HDL编码器-从MATLAB滤波器设计生成代码。您可以使用Generate HDL用户界面或使用命令行选项访问代码和测试工作台生成特性。这些特性也与滤波器设计有关如何使用Filter Design HDL Coder生成HDL代码的示例，请参见HDL巴特沃斯滤波器(Filter Design HDL Coder)．
要在Simulink或MATLAB中调试设计，请使金宝app用逻辑分析仪波形查看器。
金宝appSimulink可视化工具
| 逻辑分析仪 | 随着时间的推移，可视化、测量和分析转换和状态 |
主题
- 找到支持HDL代码生成的块金宝app
在Simulink库浏览器和文档中筛选支持HD金宝appL代码生成的块。金宝app
- 高通量HDL算法(DSP HDL工具箱)
为HDL代码生成选择支持基于帧的处理的块金宝app。
- HDL滤波器架构
选择HDL代码生成参数来控制过滤器体系结构中的速度与面积的权衡。
- 滤波器的子系统优化
选择资源共享和管道优化选项。
- 使用逻辑分析仪可视化多个信号
通过使用逻辑分析仪可视化可编程FIR滤波器的多个信号。
- 生成过滤系统对象的HDL代码(Filter Design HDL Coder)
了解从过滤器系统对象生成HDL代码的细节。
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特色的例子
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