费尔模拟:选择金宝app．

董事会的名字:选择FPGA开发板。如果您还没有下载HDL Verifier™FPGA板支持包，请参见金宝app下载FPGA单板支持包金宝app．(如果您没有看到任何板列出，那么您还没有下载支持包)。金宝app如果您计划自己定义自定义板，请参见FPGA单板定制．

FPGA-in-the-Loop连接: FIL模拟连接方法。下拉菜单中的选项将根据所选目标板支持的连接方法进行更新。金宝app如果目标板和HDL验证器支持该连接，则可以选择金宝app以太网，JTAG,或串行总线．

高级选项:

在选择以太网连接时，可以根据需要调整单板的IP地址和MAC地址。

FPGA系统时钟频率(MHz):输入目标时钟频率。对于Intel板和Xilinx ise支持的板，金宝appfilWizard检查请求的频率与请求板的可能频率。如果这个板不可能达到要求的频率，filWizard返回一个错误并建议一个替代频率。对于Xilinx vivado支持的金宝app电路板或PCI Express^®板,filWizard无法检查频率。合成工具在要求的频率上做出最大努力，但如果无法达到指定的频率，则可以选择替代频率。默认为25MHz。

在FPGA上开启数据缓冲:选择此选项可增强仿真性能。选中后，FIL将利用FPGA上的bram在基于帧的处理模式下缓冲以太网数据包。当BRAM资源在设计中很少时，请清除此参数。仅适用于以太网连接。

点击下一个．

指定要在FPGA中协同仿真的HDL设计。这些文件是FPGA板上需要验证的HDL设计文件。

单击，表示源文件添加．使用文件选择对话框选择文件。

FIL向导尝试识别源文件类型。类型中的任何文件类型都不是您所期望的，可以通过选择文件类型下拉列表。可接受的文件类型是:

指定哪个文件包含顶级HDL文件。

选中标题列中包含顶级HDL模块的HDL文件行上的复选框顶级．FIL向导自动填充顶级模块名称字段中显示所选HDL文件的名称。如果顶级模块名称和文件名不匹配，您可以在此对话框中手动修改顶级模块名称。在继续之前指示顶级模块名称。

(可选)要显示源文件的完整路径，请选中标题框显示源文件的完整路径．

点击下一个．

查看端口清单。FIL向导解析顶级HDL模块以获得所有I/O端口，并将它们显示在DUT I/O端口表中。解析器尝试根据端口名称确定端口类型。向导然后在“端口类型”下显示这些信号。

确保所有输入/输出/重置端口/时钟都按预期映射。如果解析器为任何端口分配了不正确的端口类型，您可以手动更改信号。对于同步设计，指定时钟，复位，或者，如果需要，时钟使能信号。该表中指定的端口类型必须与HDL代码中相同。至少有一个输出端口。

选择手动输入端口信息添加或删除信号。

点击再生用原始端口定义(来自HDL代码)重新加载表。

点击下一个．

指定输出数据类型。向导分配数据类型。如果任何输出数据类型不是您所期望的，请手动更改该类型。

选择从:

数据类型可以依赖于指定的位宽。

您可以指定输出类型签署，无符号,或部分长度．

点击下一个．

FIL向导生成一个以顶级模块命名的FIL块，并将其放在一个新模型中。

FIL向导打开一个命令窗口。