视频处理加速使用fpga在环

这个例子使用了:

开放的例子

本例使用FPGA-in- loop (FIL)仿真，通过添加FPGA来加速Simulink®的视频处理仿真。金宝app所展示的过程分析了一个简单的系统，该系统以每秒24帧的速度锐化RGB视频输入。

本例使用计算机视觉工具箱™与HDL Coder™和HDL Verifier™结合使用来显示实现FIL模拟的设计工作流。

运行本例所需的工具:

FPGA设计软件(Xilinx®ISE®或Vivado®设计套件或Intel®Quartus®Prime设计软件)
受支持的FPGA开发板金宝app和附件之一(本例不支持ML403、SP601、BeMicro SDK和Cyclone III Starter Kit板)。有关支持的硬件的详细信息，请参见金宝app金宝appFPGA校验支持的FPGA设备．
使用以太网连接:主机上安装千兆以太网适配器，千兆以太网交叉电缆
使用JTAG连接:用于Altera FPGA板的USB Blaster I或II电缆和驱动器。Digilent®JTAG电缆和驱动器用于Xilinx FPGA板。
使用PCI Express®连接:将FPGA板安装到主机PCI Express插槽中。

MATLAB®和FPGA设计软件既可以安装在您的计算机上，也可以安装在网络可访问的设备上。如果您使用来自网络的软件，则需要在计算机中安装第二个网络适配器，以便为FPGA开发板提供专用网络。要了解如何安装网络适配器，请参阅计算机的硬件和网络指南。

打开模型并运行模拟0.21秒。

由于要处理的数据量大，仿真不流畅。在接下来的步骤中，我们将使用fpga in-the- loop来提高仿真速度。

通过执行以下步骤生成流视频锐化子系统的HDL代码:

一个。右键单击标记的块流式2-D FIR滤波器．

b。选择为子系统生成HDL代码在上下文菜单中。

或者，您可以通过在MATLAB提示符下输入以下命令来生成HDL代码:

makehdl ('fil_videosharp_sim/流式二维FIR滤波器'）

如果不希望生成HDL代码，则可以使用位于videosharp_hdlsrc文件夹中。

在使用FPGA-in- loop之前，请确保您的系统环境已正确设置为访问FPGA设计软件。你可以使用这个函数hdlsetuptoolpath将Xilinx Vivado或Intel Quartus Prime添加到当前MATLAB会话的系统路径中。

对于Xilinx FPGA板，执行

hdlsetuptoolpath (“ToolName”，“Xilinx Vivado”，“路径”，“C: \ Xilinx \ Vivado \ 2019.2 \ bin）;

本例假设Xilinx Vivado可执行文件位于C:\Xilinx\Vivado\2019.2\bin中。如果实际的可执行位置不同，则替换为实际的可执行位置。

对于Intel板，请运行

hdlsetuptoolpath (“ToolName”，Altera Quartus II，“路径”，“英特尔C: \ \第四的\ 18.1 \ bin64）;

本例假设Intel Quartus Prime可执行文件位于C:\Intel\ Quartus \18.1\bin64中。如果实际的可执行位置不同，则替换为实际的可执行位置。

在MATLAB提示符下输入以下命令启动FIL向导:

filWizard;

在单板列表中选择单板。

一个。添加先前生成的HDL源文件流媒体视频锐化子系统。

b。选择Streaming_2_D_FIR_Filter.vhd作为顶级文件。

不要更改此视图中的任何内容。

一个。选择一个输出文件夹。

b。单击Build，构建FIL块和FPGA编程文件。

在构建过程中，会发生以下操作:

在新模型中生成名为Streaming_2_D_FIR_Filter的FIL块。不要关闭这个模型。
在新模型生成后，FIL向导将打开一个命令窗口，FPGA设计软件将在其中执行合成、拟合、位置和路由、时序分析以及FPGA编程文件生成。当FPGA设计软件过程完成时，命令窗口中的一条消息让您知道可以关闭窗口。关上窗户。

c。关闭fil_videosharp_sim. xml文件。基金模式。

一个。打开fil_videosharp_fpga. xml文件。基金模式。

b。将前面生成的FIL块复制到fil_videosharp_fpga。slx上面写着“用FIL block替换这个”

一个。双击流媒体视频锐化与fpga在环模型中的FIL块，打开块掩码。

b。点击负载．

c。点击好吧关闭块掩码。

运行模拟10秒，观察性能的改善。

这就是视频处理加速使用fpga在环的例子。