混合信号Blockset
设计、分析和模拟模拟和混合信号系统
Mixed-Signal Blockset™提供了用于设计和验证混合信号集成电路(ICs)的组件和缺陷模型、分析工具和测试平台。
您可以在不同抽象级别对PLL、数据转换器和其他系统进行建模。这些模型可用于模拟混合信号组件以及复杂的DSP算法和控制逻辑。您可以自定义模型，以包括噪声、非线性、抖动和量化效应等损伤。快速系统级模拟使用可变步长Simulink金宝app®解算器允许您调试实现并识别设计缺陷，而无需在晶体管级别模拟IC。
与混合信号分析仪应用程序，您可以分析，识别趋势，并可视化混合信号数据。Cadence Virtuoso ADE MATLAB集成选项允许您将电路级仿真结果的数据库导入MATLAB®。或者，您可以导入SPICE网络表，并使用从IC设计中提取的寄生元素创建或修改线性、时不变电路。该模块集提供了后处理模拟结果的分析功能，以验证规格，适合特征，并报告测量结果。
开始:
混合信号分析仪应用程序
使用混合信号分析仪应用程序交互式可视化，分析和识别混合信号数据在时间和频率域的趋势。
Cadence Virtuoso ADE MATLAB集成选项可以让您导入数据库的电路级瞬态，交流，和直流，仿真结果到MATLAB。
Cadence Virtuoso ADE数据库导入混合信号分析仪应用程序。
锁相环设计
在系统级设计和模拟锁相环（PLL）。典型的结构包括带有单模或双模预分频器的整数N锁相环，以及带有累加器或δ-西格玛调制器的分数N锁相环。验证并可视化设计的开环和闭环响应。
ADC和DAC设计
在系统级设计和模拟模数(ADC)和数模(DAC)数据转换器。典型的架构包括flash和逐次逼近寄存器(SAR) adc，以及二进制加权和分段dac。
带时间范围的SAR ADC。
积木图书馆
使用诸如电荷泵、环路滤波器、相位频率检测器（PFD）、压控振荡器（VCO）、时钟分频器和采样时钟源等构建模块设计您的混合信号系统。您可以使用Simscape电气™．
PLL积木库。
三阶无源环路滤波器SPICE网表及其传递函数。
时间的不完美
对反馈回路中的上升和下降时间、有限的转换速率和可变的时间延迟进行建模。利用建模的时间效应，您可以运行模拟来评估稳定性和估计锁定时间。
压控振荡器的功率谱和相位噪声分布图。
Testbenches
测量锁相环的锁定时间、相位噪声剖面和工作频率，并表征VCOs、pfd和电荷泵等构建模块的性能。测量adc的交直流特性和孔径抖动。
用于测量直流和交流性能的ADC测试台。
集成集成电路仿真环境
通过协同仿真或使用HDL Verifier™生成SystemVerilog模块，在IC设计环境中重用系统级混合信号模型。对于系统的数字部分，可以使用HDL Coder™生成可合成的HDL代码。
