金宝app仿真软件设计验证器
识别设计错误，证明需求遵从性，并生成测试
金宝appSimulink Design Verifier™使用正式方法来识别模型中的隐藏设计错误。它检测到模型中导致整数溢出，死亡逻辑，数组访问违规以及划分零的模型中的块。它可以正式验证设计满足功能要求。对于每个设计错误或违规需求，它会为调试进行模拟测试用例。
金宝appSimulink Design Verifier为模型覆盖率和自定义目标生成测试用例，以扩展现有的基于需求的测试用例。这些测试用例驱动您的模型满足条件、决策、修改的条件/决策(MCDC)，以及自定义覆盖率目标。除了覆盖目标之外，您还可以指定自定义测试目标来自动生成基于需求的测试用例。
金宝app对行业标准的支持可以通过IEC认证工具包(适用于iso26262及iec61508)及做资格工具包(适用于DO-178及DO-254)
开始:
死的逻辑
在模拟和执行生成代码的模型中查找无法激活的模型中的对象。 |
查看模型中的死逻辑。
安全要求
验证您的设计是否符合您所表达的正式定义的安全需求MATLAB®、S金宝appimulink和statflow。
简化部署模型
完全验证了主变量模型后，使用变体减速器为有效配置的子集生成缩小模型。还减少了所有相关文件和可变依赖项。减少的工件包装在单独的文件夹中，以便可轻松部署和与客户和合作伙伴共享。
创建简化模型。
