法拉第加速SIP发展和缩小NAND闪存控制器ECC引擎门数57%与基于模型的设计

法拉第的开发流程,工程师创建设计模块,他们可以快速配置和组装成集成系统级模型。在过去,这些模块在SystemC手编码,c++或Verilog^®。当内存控制器标准改变,模块必须记录。手工编码不仅花费时间,但模块通常不得不被移植到另一种语言对专有RTL模拟仿真平台。

法拉第的模块包括离散时间交互时,模拟本身是缓慢的。例如,模块为双倍数据速率控制的数据流(DDR)内存或闪存必须使用一个复杂的通信协议和管理大量的数据。模拟这些模块是如此缓慢,以满足他们的最后期限,法拉第限制设计迭代和测试。没有时间进行优化,工程师为最坏的情况,导致次优设计更多的盖茨和更高的成本比必要的。

法拉第工程师建立了一个新的工作流中使用MATLAB^®,仿金宝app真软件^®,Stateflow^®模型和模拟他们的系统级设计和仿真软件编码器™和HDL编码器™从模型生成代码。金宝app

在仿真软件和State金宝appflow工作,工程师模拟多个设计模块,包括有限状态机(FSMs) DDR和flash控制器。他们执行广泛的模拟仿真软件,以确保模型周期精确的配置。金宝app他们用MATLAB运行统计分析模型。

在建筑设计阶段,法拉第工程师评估的各种组合模块和尝试不同的参数值。他们用他们的仿真结果来优化和改进设计。“Stateflow让工程师更容易交流复杂的控制器设计在细节和容易理解的抽象级别,”陈说道。

作为一个更快的替代RTL模拟,法拉第工程师使用仿真软件编码器生成C代码模型。金宝app这个C代码提供了一个程序员设计的看法,可以集成到许多虚拟平台软件开发和系统级的解决方案体系结构的探索。金宝搏官方网站

在实现阶段,而不是手动编码设计、法拉第工程师使用HDL编码自动生成HDL代码从相同的模型集成到他们的RTL模型模拟。金宝app这个工作流程使得法拉第缩短他们的设计过程从建筑设计到一个fpga原型。

法拉第已经完成了DDR和flash控制器项目和SIP设计客户按期交付。工程团队定位,加快发展未来的内存控制器项目通过重用和适应现有的模型。