传输线

流基数2 ^ 2体系结构实现了一个低延迟架构。它节省资源相比,通过分解和分组流基数2实现FFT方程。架构的日志₄(N)阶段。每个阶段包含两个单一路径延迟反馈(SDF)蝴蝶内存控制器。当你使用向量输入,每个阶段作用于更少的输入样本,所以一些阶段减少到一个简单的蝴蝶,没有自卫队。

自卫队第一阶段是一个常规的蝴蝶。第二阶段第一阶段的繁殖输出- j。为了避免硬件乘法器,块互换的实部和虚部的输入,又互换产生的输出的虚部。每个阶段轮转动的结果因素乘法输入单词长度。抚弄的因素有两个整数位,其余的用于部分碎片。抚弄因素作为输入数据,有相同的位宽王。抚弄的因素有两个整数位王2部分。

如果你启用扩展,该算法将每个蝴蝶阶段2的结果。比例在每个阶段避免溢出,使单词长度一样的输入和结果的总体比例因子1 /N。如果禁用扩展,该算法避免了溢出通过增加1位在每个阶段的单词长度。图中显示了每个阶段的蝴蝶和内部单词长度,不包括记忆。

破裂基数2体系结构实现FFT,使用一个复杂的蝴蝶乘数。算法不能开始,直到整个输入帧存储,和它不能接受下一个帧,直到计算完成。输出准备好了端口显示算法时准备的新数据。图显示了破裂体系结构,管道寄存器。

当你使用此体系结构中,输入数据必须符合准备好了反压力信号。

只有当输入算法流程的输入数据有效的港口是1。输出数据是有效的只有当输出有效的港口是1。

可选的输入时重置港口是1,该算法停止当前的计算和清除所有内部状态。算法开始新的计算重置端口0和输入有效的港口开始一个新的框架。

延迟随FFT长度和输入向量的大小。更新模型后,块图标显示延迟。之间的延迟是周期的数量显示第一个有效的输入和第一个有效的输出,如果输入是连续的。以编程方式获得这个延迟,请参阅自动延迟匹配块FFT的延迟。

当使用破裂架构与连续的输入,如果你的设计等准备好了输出0之前de-asserting输入有效的,然后一个额外的周期到达的数据输入。这个数据样本是第一个样本的下一帧。该算法可以拯救一个样品在处理当前帧。由于这个示例之前,观察后面的帧延迟(从输入有效的输出有效的)是一个周期短于报告的延迟。从第一个周期延迟测量,当输入有效的1第一个周期输出吗有效的是1。周期之间的数量准备好了端口0和输出有效的端口1总是延迟- - - - - -FFTLength。

这个资源和性能数据生成的高密度脂蛋白的合成结果Xilinx的目标^®Virtex^®6 (XC6VLX75T-1FF484) FPGA。表中的示例有这个配置:

合成HDL代码的性能随你的目标和合成选项。例如,自然秩序的重新排序输出使用比默认内存bit-reversed输出,和真正的输入使用RAM比复杂的输入。

一个标量输入基数2 ^ 2的配置,设计达到326 MHz时钟频率。延迟是1116周期。设计使用这些资源。

当你vectorize相同的基数2 ^ 2实现过程两个16位并行输入样本,设计达到316 MHz时钟频率。延迟是600周期。设计使用这些资源。

块实现破裂时仅支持输金宝app入数据标量基数2体系结构。破裂的设计达到309 MHz时钟频率。延迟是5811周期。设计使用这些资源。

R2022a之前,这一块名叫传输线HDL优化并包含在DSP系统工具箱™DSP系统工具箱HDL的支持金宝app图书馆。

现在,您可以设定FFT长度为4 (2²)。在以前的版本中FFT长度必须是2的幂8 (2³)2¹⁶。