显示

显示值的输入

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库:
金宝app模型/下沉
高密度脂蛋白编码器/下沉

描述

的显示块显示了输入数据的价值。您可以指定显示的频率。对于数字输入数据,您还可以指定的格式显示。

如果块输入是一个数组,您可以调整块纵向或横向展示的不仅仅是第一个元素。如果块输入是一个矢量,块按顺序添加显示字段从左到右和从上到下。块显示尽可能多的价值。一个黑色三角形表明块不显示所有输入数组元素。

的显示块显示的第一个200个元素矢量信号的第一个20行十列矩阵信号。

请注意

如果你指定一个数字显示格式,不够大来显示所有的数字值,显示的值可能会失去精度。结果取决于你的电脑硬件和操作系统。

显示的缩写

以下缩写出现在显示块来帮助你确定值的格式。

当你看到…	的价值似乎是……
`(SI)`	存储的整数值请注意 `(SI)`没有出现的信号是一个整数数据类型。
`十六进制`	以十六进制格式
`本`	在二进制格式
`10月`	八进制格式

显示字符串

在处理字符串时,显示块显示:

用双引号字符串。
换行显示等特殊字符转义序列,例如' \ n '。
例如,Non-displayable字符转义八进制数“201 \”。

如果输入信号的类型是字符串,数字显示格式参数选择不影响显示的字符串。

港口

输入

全部展开

`Port_1`——输入数据
标量|向量

输入数据显示。

数据类型:单|双|一半|int8|int16|int32|int64|uint8|uint16|uint32|uint64|字符串|布尔|不动点|枚举

参数

全部展开

`数字显示格式`——格式来显示数字输入数据
`短`(默认)|`长`|`short_e`|`long_e`|`银行`|`十六进制(存储整数)`|`二进制(存储整数)`|`小数(存储整数)`|`八进制(存储整数)`

指定的格式出现的数值数据。

如果您选择…	块显示……
`短`	的情况下一个按比例缩小的价值与固定小数点
`长`	与固定小数点15-digit缩放值
`short_e`	的情况下值浮动小数点
`long_e`	一个16位值浮动小数点
`银行`	一个值在固定美元和美分格式(但是没有美元或逗号)
`十六进制(存储整数)`	存储整数值的定点输入十六进制格式
`二进制(存储整数)`	存储整数值的定点输入二进制格式
`小数(存储整数)`	存储整数值的定点小数格式的输入
`八进制(存储整数)`	存储整数值的定点八进制格式的输入

如果数字输入显示块有一个枚举数据类型(见金宝app仿真软件枚举和定义模型的枚举金宝app):

块显示枚举值,而不是潜在的整数的值。
设置数字显示格式任何的存储整数设置会导致一个错误。

如果输入信号的类型是字符串,的选择数字显示格式参数不影响显示的字符串。

编程使用

块参数:格式

类型:特征向量

默认值:“短”

`大量毁灭`——显示率
`1`(默认)|`整数`

指定的频率来显示数据。

出现的数据量和时间步骤的数据依赖大量毁灭块参数和SampleTime财产。

的大量毁灭在每一个参数允许您显示数据nth样本,n是大量毁灭的因素。默认的大批杀害,1在每个时间步,显示数据。

请注意

显示块更新显示在初始时间,即使大量毁灭值大于1。
的SampleTime属性,该属性可以设置set_param,使您能够指定一个采样间隔的显示点。这个属性是有用的,当您使用的是变步求解步骤之间的间隔时间是不一样的。默认的样本,1,使块忽略采样间隔在确定要显示的点。

请注意

如果块继承了样品的时间正,大量毁灭参数被忽略。

编程使用

块参数:大量毁灭

类型:特征向量

价值观:' 1 '|整数

默认值:' 1 '

`浮动显示`——浮动显示
`从`(默认)|`在`

使用块浮动显示,选择浮动显示复选框。块输入端口消失和块显示信号的值在一个选定的行。

如果您选择浮动显示:

关闭信号存储模型重用。看到信号存储重用(金宝app仿真软件编码器)为更多的信息。
不一个多维信号连接到一个浮动的显示。

编程使用

块参数:浮动

类型:特征向量

值:“上”|“关闭”

默认的:“上”

模型的例子

模拟自动气候控制系统

模拟一个自动气候控制系统在汽车使用仿真软件®和Stateflow®。金宝app在用户定位点在摄氏块,输入一个值所需的空气温度在车里。

开放模式

块和重新排列输入

如何和块重新排列输入。

开放模式

标量扩张与库仑摩擦和粘性块

与一个标量模型输入使用标量的库仑摩擦和粘性块扩张输出向量。

开放模式

块特征

数据类型	`布尔`\|`双`\|`枚举`\|`不动点`\|`一半`\|`整数`\|`单`\|`字符串`
直接引线	`是的`
多维信号	`没有`
适应信号	`是的`
讨论二阶导数过零检测	`没有`

扩展功能

C / c++代码生成
使用仿真软件生成C和c++代码®编码器™。金宝app

忽视了对代码生成。

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

这一块可以用于模拟能见度子系统生成HDL代码,但不包括在硬件实现。

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