为了实现高效的FPGA或ASIC实现，将浮点算法量化为定点需要许多步骤和数值考虑。在算法精度和硬件资源使用之间取得平衡是算法和硬件设计之间的一个迭代过程。当要求高精度或高动态范围时，该过程变得更加困难。
为了简化这一过程，HDL Coder™可以生成目标独立的可合成VHDL®或Verilog®用于FPGA或ASIC部署的单精度、双精度或半精度浮点算法。本概述展示了如何生成浮点FPGA和ASIC硬件，包括:
- 如何识别可能受益于浮点运算的算法
- HDL Coder原生浮点代码生成支持哪些类型的操作金宝app
- 如何使用定点设计器™在同一设计中混合固定和浮点实现
- 如何控制本地浮点代码生成的延迟和共享优化，以满足您的FPGA或ASIC实现目标
