FFT HDL优化

单位计算快速傅立叶变换（FFT），并产生优化的HDL代码

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DSP系统工具箱HDL支持/转换金宝app

描述

当FFT HDL优化块提供了两个实现FPGA和ASIC应用程序的算法。您可以选择优化吞吐量或区域的架构。

流基数2 ^ 2—在高吞吐量应用中使用此架构。该体系结构支持标量或矢量输入数据。金宝app使用矢量输入可以实现每秒giga sample (GSPS)吞吐量。
突发基数2-使用这种架构实现最小的资源，特别是在大的快速傅里叶变换(FFT)尺寸。您的系统必须能够容忍突发数据和更高的延迟。此体系结构仅支持标量输入数据。金宝app

当FFT HDL优化块取代了HDL流FFT街区和HDL最小资源FFT块。当FFT HDL优化块接受真实或复杂的数据，提供硬件友好的控制信号，以及可选的输出帧控制信号。

港口

输入

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`数据`- 输入数据
实数或复数值的标量或列向量

输入数据，指定为实数或复数值标量或列向量。只有流基数2 ^ 2架构支持向量输入。金宝app矢量尺寸必须是2的功率，在1到64的范围内，小于或等于FFT长度。

双人间和单数据类型支持模拟，但不适用于H金宝appDL代码生成。

数据类型：int8|int16|INT32.|INT64.|uint8.|uint16|UINT32.|uint64|不动点|单|双人间
复数支持：金宝app是的

`有效`- 指示有效输入数据
标量

此端口指示输入数据是否有效。当输入时有效是1(true)时，块捕获输入上的值数据端口。当输入时有效是0.(false)，块忽略输入数据样品。

数据类型：布尔基

`重置`- 复位控制信号
标量

什么时候重置是1（true），块停止当前计算并清除所有内部状态。该块启动一个新帧重置是0.（假）和输入有效是1（真的）。

依赖性

要启用此端口，请选择启用重置输入端口参数。

数据类型：布尔基

输出

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`数据`- 频率信道的输出数据
实数或复数值的标量或列向量

当定点启用输入数据类型和缩放比例，输出数据类型相同的输入数据类型。当输入是整数类型和缩放被启用时，输出被固定点具有相同的字长作为输入的整数类型。默认情况下，输出顺序位反转。如果缩放被禁止时，输出字长度的增加，以避免溢出。只有流基数2 ^ 2架构支持向量输入和输出。金宝app有关更多信息，请参见将蝴蝶输出除以两个参数。

数据类型：不动点|双人间|单
复数支持：金宝app是的

`有效`- 指示有效的输出数据
标量

此端口表示输出数据有效。什么时候有效是1（true），块返回输出上的有效数据数据端口。什么时候有效是0.（假），上输出的值数据端口无效。

数据类型：布尔基

`准备好`- 表示块已准备就绪
标量

此端口表示块已准备好进行新的输入样本。什么时候准备好是1（真），则块接受下一时间步骤的输入数据，和当准备好是0.（false），块在下次步骤中忽略输入数据。

依赖性

要启用该端口，设置建筑参数突发基数2．

数据类型：布尔基

`开始`—输出数据的第一个有效周期
标量

当您启用该端口时，块设置开始输出到1（true）在输出数据帧的第一个有效循环期间。

依赖性

要启用此端口，请选择启用启动输出端口参数。

数据类型：布尔基

`结束`- 表示输出数据的最后一个有效周期
标量

当您启用该端口时，块设置结束输出到1（true）在输出数据帧的最后一个有效循环期间。

依赖性

要启用此端口，请选择启用终端输出端口参数。

数据类型：布尔基

参数

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主要

`FFT长度`- 一个FFT计算的数据点数
`1024.`（默认）

此参数指定用于一个FFT计算数据点的数量。对于HDL代码生成中，FFT长度必须是2 2之间的功率^3.到2.¹⁶．

`建筑`- 架构类型
`流基数2 ^ 2`（默认）|`突发基数2`

该参数指定架构的类型。

流基数2 ^ 2—选择该值，指定低时延架构。当使用向量输入时，此架构类型支持GSPS吞吐量金宝app。
突发基数2- 选择此值以指定最小资源架构。此架构类型不支持向量输入。金宝app

有关这些架构的详细信息，请参阅算法．

`复数乘法`- HDL实现
`使用4个乘数和2个加法器`（默认）|`使用3个乘数和5个加法器`

此参数指定HDL实现复数乘法器类型。每乘用或者实施使用4个乘数和2个加法器或者使用3个乘数和5个加法器．实现速度取决于所使用的合成工具和目标设备。

`输出倒序`- 输出数据的顺序
`在`（默认）|`关闭`

此参数返回位反转顺序输出元素。

选择此参数时，输出元素有点反转。要以线性顺序返回输出元素，请清除此参数。

FFT算法以相反的顺序来输入计算输出。如果指定输出是在相同的顺序输入，则算法执行额外的反向操作。有关更多信息，请参阅线性和位反转输出顺序．

`以位反转顺序输入`- 输入数据的预期顺序
`关闭`（默认）|`在`

当您选择此参数时，块将以位反转的顺序期望输入数据。默认情况下，该参数是禁用的，并且块期望以线性顺序输入。

`将蝴蝶输出除以两个`- FFT缩放
`关闭`（默认）|`在`

选择此参数时，FFT实现总体1 /N通过除以二每个蝶形乘法的输出的比例因子。这种调整保持FFT的在相同的振幅范围作为其输入的输出。如果禁用缩放比例，FFT每个蝴蝶繁殖后1位增加字长避免溢出。该位增加是两种架构是相同的。

数据类型

`舍入模式`- 内部定点计算的舍入模式
`楼层`（默认）|`天花板`|`收敛`|`最近`|`轮`|`零`

此参数指定内部定点计算的舍入模式类型。有关舍入模式的更多信息，请参见舍入模式．当输入是任何整数或定点数据类型时，此块将使用定点算法进行内部计算。当输入数据为时，此参数不应用单或双人间．舍入适用于捻系数相乘和缩放操作。

控制港口

`启用重置输入端口`- 可选复位信号
`关闭`（默认）|`在`

此参数可复位输入端口。当您选择此参数，输入重置端口出现在块图标上。

`启用启动输出端口`- 可选控制信号指示数据的开始
`关闭`（默认）|`在`

此参数使得指示输出数据的开始的端口。选择此参数时，输出开始端口出现在块图标上。

`启用终端输出端口`- 指示数据结束的可选控制信号
`关闭`（默认）|`在`

该参数启用一个表示输出数据结束的端口。选择此参数时，输出结束端口出现在块图标上。

模型的例子

使用FFT HDL优化块实现FPGA的FFT

使用FFT HDL优化模块，实现对硬件的FFT。

自动延时匹配的FFT HDL优化的花纹块的延迟

的延迟匹配示例FFT HDL优化块。

算法

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流基数2 ^ 2

Streaming RADIX 2 ^ 2架构实现了低延迟架构。它通过分解和分组FFT方程来节省资源。该体系结构有日志_4.（N)阶段。每个阶段包含两个带有记忆控制器的单路径延迟反馈(SDF)蝴蝶。当您使用向量输入时，每个阶段操作较少的输入样本，因此有些阶段减少为一个简单的蝴蝶，没有SDF。

第一阶段的SDF是一个普通的蝴蝶。第二阶段将第一阶段的输出乘以-j．为了避免一个硬件乘法器，块交换的输入的实部和虚部，并且再次交换所得输出的虚部。每个阶段轮旋转因子乘法的输入字长的结果。旋转因子有两个整数位和其余位被用于小数位。旋转因子具有相同的比特宽度与输入数据，WL.．旋转因子有两个整数位，而且WL.-2分数位。

如果启用缩放，算法将每个蝴蝶阶段的结果除以2。在每个阶段缩放避免溢出，保持单词长度与输入相同，并导致整体缩放因子为1/N．如果禁用缩放，则通过在每个阶段增加1位1位，算法避免溢出。该图显示了每个阶段的蝴蝶和内部字长，而不包括内存。

突发基数2

突发的基数2架构通过使用单个复杂的蝴蝶倍增器实现FFT。算法无法启动，直到它存储了整个输入帧，并且在计算完成之前，它不能接受下一个帧。输出准备好端口指示算法准备好新数据时。该图显示了管道寄存器的突发架构。

控制信号

该算法仅在输入时处理输入数据有效港口是1。输出数据仅在输出时有效有效港口是1。

当可选输入时重置端口是1，则算法停止当前计算并清除所有内部状态。该算法开始新的计算时，重置端口是0和输入有效端口启动新帧。

时序图

该图显示了输入和输出有效连续标量输入数据的端口值，流线径2 ^ 2架构，FFT长度为1024，矢量尺寸为16。

该图还显示了可选的开始和结束端口值表示帧边界。如果您启用开始港口，港口开始端口值脉冲为一个周期与帧的第一个有效输出。如果您启用结束港口，港口开始端口值脉冲为一个周期与所述帧的最后一个有效输出。

如果应用连续输入帧，则在初始延迟后输出也将是连续的。

输入有效端口可以是不连续的。数据伴随着输入有效端口被处理为到达，并且将所得的数据被存储，直到帧被填满。然后该算法中的帧返回连续输出样本N（FFT长度）循环。该图示出了用于FFT长度为512的非连续输入和连续输出，以及矢量尺寸为16。

使用BURST架构时，您无法提供下一帧的输入数据，直到内存空间可用。当准备好端口指示算法何时可以接受新的输入数据。

延迟

延迟随着FFT长度并输入矢量尺寸。更新模型后，块图标显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。要以编程方式获取此延迟，请参阅自动延时匹配的FFT HDL优化的花纹块的延迟．

使用具有连续输入的突发架构时，如果您的设计等待准备好输出0.在解除输入之前有效，然后一个额外的数据循环到达输入。这个数据样本是下一帧的第一个样本。该算法可以在处理当前帧的同时保存一个样本。由于这一个样本提前，观察到的延迟后帧(从输入有效输出有效)比报告的延迟短一个周期。当输入时，延迟从第一个周期开始测量有效为1至第一个周期时输出有效为1个循环的时间数准备好端口是0并且输出有效端口为1的总是1延迟-FFTLength．

表现

这些资源和性能数据是针对Xilinx生成的HDL的合成结果^®的Virtex^®-6（XC6VLX75T-1FF484）FPGA。表中的示例具有此配置：

1024 FFT长度（默认）
使用4个乘法器，加法器2的复数乘法
输出扩展启用
自然秩序输入，比特反转输出
16位复杂输入数据
时钟使能最小化（HDL Coder™参数）

合成HDL代码的性能因目标和合成选项而异。例如，对自然顺序输出的重新排序比默认的位反转输出使用更多的RAM，而实际输入比复杂输入使用更少的RAM。

对于标量输入基数2 ^ 2配置，设计实现了326 MHz时钟频率。延迟是1116个周期。该设计使用这些资源。

资源	使用数量
lut.	4597
FFS	5353
赛灵思的LogiCORE^®DSP48	12
块RAM (16 k)	6.

当您平行相同的基数2 ^ 2实现时平行处理两个16位输入样本时，设计达到316 MHz时钟频率。延迟是600周期。该设计使用这些资源。

资源	使用数量
lut.	7653
FFS	9322
Xilinx LogiCORE DSP48	24
块RAM (16 k)	8.

实施突发基数2的架构金宝app仅当块支撑件的标量输入数据。脉冲串设计实现309 MHz的时钟频率。等待时间是5811个周期。该设计使用这些资源。

资源	使用数量
lut.	971.
FFS	1254.
Xilinx LogiCORE DSP48	3.
块RAM (16 k)	6.

参考资料

[1] Algnabi，Y.S，F.A.Aldaamee，R.Teymourzadeh，M. Othman和M.S.。伊斯兰教。“基于数字切片技术的”管道基数2 ^ 2 SDF FFT“的新颖架构。”第10 IEEE半导体电子（ICSE）国际会议．2012年，第470-474页。

扩展能力

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

此块支持C / C +金宝app+代码生成的Simulink金宝app^®加速和快速加速模式，并用于DPI组件生成。

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

此块支持使用HDL C金宝appoder生成HDL代码。HDL编码器提供了影响HDL实现和合成逻辑的额外配置选项。

高密度脂蛋白架构

此块具有单个默认的HDL体系结构。

HDL块属性

ConstrainedOutputPipeline	通过在设计中移动现有延迟而放置在输出处的寄存器数。分布式管道不会重新分发这些寄存器。默认值是`0.`．有关详细信息，请参见ConstrainedOutputPipeline（HDL编码器）．
InputPipeline.	输入管道级的数量以插入生成的代码。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是`0.`．有关详细信息，请参见InputPipeline.（HDL编码器）．
OutputPipeline	要插入生成代码的输出管道阶段的数量。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是`0.`．有关详细信息，请参见OutputPipeline（HDL编码器）．

限制

如果你使用FFT HDL优化块国家控制（HDL编码器）块内部启用子系统（金宝appSimulink），不支持可选的重置端口。金宝app如果启用重置端口FFT HDL优化块在这样的子系统中，更新图的模型错误。

另请参阅

块

声明器HDL优化|FFT.|IFFT HDL优化

对象

dsp。HDLFFT

介绍了R2014a

DSP系统工具箱文档

金宝app

仿真软件MAT金宝appLAB,その他の製品をお試しください

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FFT HDL优化

描述

港口

输入

数据- 输入数据实数或复数值的标量或列向量

有效- 指示有效输入数据标量

重置- 复位控制信号标量

依赖性

输出

数据- 频率信道的输出数据实数或复数值的标量或列向量

有效- 指示有效的输出数据标量

准备好- 表示块已准备就绪标量

依赖性

开始—输出数据的第一个有效周期标量

依赖性

结束- 表示输出数据的最后一个有效周期标量

依赖性

参数

主要

FFT长度- 一个FFT计算的数据点数1024.（默认）

建筑- 架构类型流基数2 ^ 2（默认）|突发基数2

复数乘法- HDL实现使用4个乘数和2个加法器（默认）|使用3个乘数和5个加法器

输出倒序- 输出数据的顺序在（默认）|关闭

以位反转顺序输入- 输入数据的预期顺序关闭（默认）|在

将蝴蝶输出除以两个- FFT缩放关闭（默认）|在

数据类型

舍入模式- 内部定点计算的舍入模式楼层（默认）|天花板|收敛|最近|轮|零

控制港口

启用重置输入端口- 可选复位信号关闭（默认）|在

启用启动输出端口- 可选控制信号指示数据的开始关闭（默认）|在

启用终端输出端口- 指示数据结束的可选控制信号关闭（默认）|在

模型的例子

使用FFT HDL优化块实现FPGA的FFT

自动延时匹配的FFT HDL优化的花纹块的延迟

算法

流基数2 ^ 2

突发基数2

控制信号

延迟

表现

参考资料

扩展能力

C / C ++代码生成使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

另请参阅

块

对象

DSP系统工具箱文档

金宝app

仿真软件MAT金宝appLAB,その他の製品をお試しください

`数据`- 输入数据
实数或复数值的标量或列向量

`有效`- 指示有效输入数据
标量

`重置`- 复位控制信号
标量

`数据`- 频率信道的输出数据
实数或复数值的标量或列向量

`有效`- 指示有效的输出数据
标量

`准备好`- 表示块已准备就绪
标量

`开始`—输出数据的第一个有效周期
标量

`结束`- 表示输出数据的最后一个有效周期
标量

`FFT长度`- 一个FFT计算的数据点数
`1024.`（默认）

`建筑`- 架构类型
`流基数2 ^ 2`（默认）|`突发基数2`

`复数乘法`- HDL实现
`使用4个乘数和2个加法器`（默认）|`使用3个乘数和5个加法器`

`输出倒序`- 输出数据的顺序
`在`（默认）|`关闭`

`以位反转顺序输入`- 输入数据的预期顺序
`关闭`（默认）|`在`

`将蝴蝶输出除以两个`- FFT缩放
`关闭`（默认）|`在`

`舍入模式`- 内部定点计算的舍入模式
`楼层`（默认）|`天花板`|`收敛`|`最近`|`轮`|`零`

`启用重置输入端口`- 可选复位信号
`关闭`（默认）|`在`

`启用启动输出端口`- 可选控制信号指示数据的开始
`关闭`（默认）|`在`

`启用终端输出端口`- 指示数据结束的可选控制信号
`关闭`（默认）|`在`

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。