主要内容

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カスタムIPコアの生成

HDLワークフローアドバイザーを使使,モデルまたはアルゴリズムからカスタムipコアを生成できます。生成さたipコアはは再や再利用が可口です.IPコアを大规模な设计にするには,英特尔®QSYS,Xilinx.®EDK,Xilinx IPインテグレーターなどののシステムシステム环境でIPコアコア追でしますをを追でます。

カスタムIPコアを生成する方法は,次を参照して。

カスタムIPコアのアーキテクチャ

IPコアコアは次方法で生成できます。

MATLAB / SIMULINK的算法金宝appブロックはdutを表しますターゲットターゲットプラットフォームの设定と/ fpga同インターフェイスモードににて,HDL编码器™によりIPコアのののののの部ががのの残りののが生が

ターゲットプラットフォームインターフェイス

DUT内の各各子は,IPコアにある次のプラットフォームインターフェイスのいずれかにマッピングできできできできます。

  • AXI4-LITE:このこのインターフェイスは,制御レジスタへのアクセスや少データ転送に使し.hdl编码器はメモリマップドレジスタ生成し,このこのにマップする子アドレスオフセットを割り当てます。

  • AXI4:このこのインターフェイスは,データのバースト転送をサポートするに接続するために使ます.hdl编码器はメモリレジスタ生成し,このこのインターフェイスにマップする端のアドレスインターフェイスに割り当て

    メモ

    インターフェイスAXI4とAXI4-LITEは,AXI4スレーブスレーブインターフェイスとも呼ばれれれれれれれますipipにににににににはにににににににを设定设定に---设定设定ますがインターフェイスを设定できますがことをのインターフェイスをますがことを设定をませませ

  • AXI4-Stream视频:このこのは,32ビットのスカラービデオデータを送受信するするするにしし。

  • 外部港口:外部部子は,FPGA外部ioピンや,外部端子が别のipコアコアに接続するのにしし。

  • FPGA数据捕获 - JTAG:JTAGインターフェイスを介したFPGA数据捕获は,FPGAでの设计の実行行程中にテスト信号とdut出端端子信号信条例については,使用FPGA数据捕获调试IP核心を参照してててデータの取得取得の详细について,数据捕获工作流程(HDL验证者)を参照してください。

    メモ

    このインターフェイスを使用するには,FPGAボード用のハードウェアサポートパッケージをダウンロードしなければなりません。下载FPGA板支持包金宝app(HDL验证者)を参照してください。

AXI4,AXI4-LiteおよびAXI4-Stream Videoのプロトコルの详细は,ターゲットハードウェアのドキュメンテーションを参照ててください。

プロセッサ/ FPGAの同

选択选択たた/ fpga同モードモード基础て,HDL编码器がIPコアコア同同同ロジック生成します。

カスタムIPコアを生成する料,次次の/ fpga同オプションを使使ます。

  • 自由奔跑(既定の设定)

  • 共和 - 阻止

プロセッサ/ fpga同モードモード详细は,プロセッサとfpgaの同寿期を参照してください。

カスタムIPコアにより生成された

カスタムIPコアを生成する,IPコアファイルがプロジェクトフォルダーののIpcore.フォルダーに配置されます。コアフォルダーの名前,hdlワークフローアドバイザーの[HDLコード生成][RTLコードコードIPコアの生成]タスクにある[IPコアフォルダー]フィールドに表示されます。

IPコアフォルダーには,生成され次次のが含まれ。

  • IPコア定义ファイル。

  • HDLソースファイル(.vhdまたは.v)。

  • レジスタアドレスマップがあるあるヘッダーファイル。

  • (オプション)IPコアの使使使とプロジェクトへのの手顺记载されたhtmlレポート。

限制性

IP核心生成ワークワークフローは以ををサポートしませませ

  • [クロックイネーブルを使用しし使用ram]にに设定されている[Ramアーキテクチャ]

  • IPコアとAXIインターフェイスに异なるクロックを使用。ipcore_clk.およびAxilite_aclk.は同期していて,同じクロックソースに接続されていなければなりません。ipcore_resetn.およびAxilite_aresetn.は,同じ同じリセットソースに接続されていなければませませませグローバルリセット信号のIPコアクロック领域への同を参照してください。

关键词する

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