主要内容
生成HDL代码
一旦过滤器设计和HDL设置就绪，就为您的设计生成HDL代码。
应用设置
当您从UI或命令行生成HDL时，编码器
应用已编辑的代码生成选项设置
生成HDL代码和其他请求的文件，如测试台。
提示
要保存编码器设置，请使用生成MATLAB代码选项，如捕获代码生成设置．生成MATLAB代码仅在UI中可用。这个函数generatehdl没有相同的性质。
从UI生成HDL代码
本节假设您已经打开了Generate HDL对话框。看到启动滤波器设计HDL编码器．
要从UI开始为过滤器及其测试平台生成HDL代码，请单击生成在“生成HDL”对话框中。随着代码生成的进行，在MATLAB中会出现类似于下面的消息序列®命令窗口:
### create: D:\hdlfilter_tutorials\hdlsrc\iir. ### create: D:\hdlfilter_tutorials\hdlsrc\iir. ### # create: D:\hdlfilter_tutorials\hdlsrc\iir. ###### #开始生成iir VHDL实体### #开始生成iir VHDL架构### #一阶节，# 1 ### ##二阶节，# 2 ### ##二阶节，# 3 ### ## HDL延迟是3个样本### ##成功完成VHDL代码生成过程的过滤器:iir ###开始生成VHDL测试台### #生成输入刺激### #完成生成输入刺激;2172个样本长度。# # #生成:D: \ hdlfilter_tutorials \ hdlsrc \ iir_tb。vhd ###请等待.......完成VHDL测试平台的生成。
这些消息包括到生成的代码和测试台文件的超链接。单击这些超链接以在MATLAB编辑器中打开代码文件。
从命令提示符生成HDL
设计一个过滤器。
d = fdesign.lowpass (“Fp,置,美联社,Ast”, 0.2, 0.22, 1、60)
d = lowpass with properties: Response: ' lowpass ' Specification: 'Fp,Fst,Ap,Ast' Description: {4x1 cell} NormalizedFrequency: 1 Fpass: 0.2000 Fstop: 0.2200 pass: 1 stop: 60
高清=设计(d,“equiripple”，“filterstructure”，“dfsymfir”，“Systemobject”,真正的)
高清= dsp。结构:'直接形式对称' NumeratorSource: 'Property' Numerator:[-0.0011 -0.0017 -0.0025 -0.0031 -0.0031 -0.0024…InitialConditions: 0显示所有属性
要从命令行生成过滤器及其测试台的HDL代码，请使用generatehdl函数。当你呼叫generatehdl函数时，指定过滤器名称和(可选)所需的属性名称和属性值对。当筛选器是System对象™时，必须指定输入数据类型属性。
随着代码生成的进行，一个消息序列出现在MATLAB命令窗口中。这些消息包括到生成的代码和测试台文件的超链接。单击这些超链接以在MATLAB编辑器中打开代码文件。
generatehdl(高清“InputDataType”15) numerictype(16日,“名字”，“MyFilter”，．．.“开发”，“Verilog”，“GenerateHDLTestbench”，“上”）
# # #开始Verilog代码生成过程过滤:MyFilter # # #生成:/ tmp / Bdoc21b_1757077_255165 / tp4e78091a hdlfilter-ex97122369 / hdlsrc / MyFilter。### #开始生成MyFilter Verilog模块### #开始生成MyFilter Verilog模块主体### #成功完成filter Verilog代码生成过程:MyFilter ### # HDL latency是2个示例### #开始生成Verilog Test Bench。###生成输入刺激4486个样本长度。###生成测试台:/tmp/Bdoc21b_1757077_255165/tp4e78091a/hdlfilter-ex97122369/hdlsrc/MyFilter_tb。v ###创建刺激向量…###完成VERILOG Test Bench的生成。
你也可以从以下列表中选择一个网站:
