信号捕获

要开始使用FPGA数据捕获，必须为生成的IP指定端口名称和大小。然后将这些端口连接到您的设计中希望捕获的信号。您可以指定1到128位之间的位宽。捕获数据的默认数据类型取决于这个位宽。

FPGA数据捕获工具不限制您可以捕获的信号或比特的总数。您只受到FPGA上硬件资源使用的限制。当您选择信号和捕获缓冲区的深度时，请考虑FPGA上所需的内存和信号路由资源。

在FPGA数据捕获组件生成器，您可以指定一个信号使用为数据或触发．当您指定一个信号为数据时，信号被捕获到采样缓冲区并返回到MATLAB^®，但它不能构成触发条件。数据信号使用FPGA上的内存资源。当您指定一个信号作为触发器时，可以在捕获时间定义触发器条件，但不会捕获并返回到MATLAB。触发器信号使用FPGA上的逻辑资源。您还可以指定该信号同时用作触发器和数据。

在捕获时，可以配置返回到MATLAB或Simulink的变量的数据类型金宝app^®．您可以选择内置类型，或者使用Fixed-Point Designer™，您可以指定定点数据类型。如果没有定点设计器，数据捕获只能返回内置的数据类型，例如uint8．在这种情况下，必须为生成的IP指定与内置数据类型大小匹配的端口，即1、8、16、32或64位。

抓住时机

每次请求捕获时，数据捕获特性都会捕获固定大小的数据缓冲区。该功能不会将连续数据从FPGA流到MATLAB或Simulink。金宝app您可以立即捕获缓冲区，也可以配置一个逻辑触发条件来控制何时捕获缓冲区。您还可以配置相对于触发器检测周期的捕获时间，并配置对多个触发器事件窗口的捕获。当数据捕获IP等待触发器、捕获数据并将捕获的数据返回到MATLAB时，您不能发起新的捕获请求。因此，您无法从FPGA捕获背靠背缓冲区。

使用这个特性来调查围绕特定事件的设计行为，或者偶尔取样数据，而不是连续观察。有关如何使用触发器条件的详细信息，请参见触发器．

JTAG注意事项

生成的数据捕获IP可以在您的设计中与其他使用JTAG连接的IP共存，如MATLAB AXI master、Altera^®SignalTap II或Xilinx^®Vivado^®逻辑分析仪的核心。然而，每次只有一个应用程序可以使用JTAG电缆。您必须关闭FPGA Data Capture工具或模型，或释放对象，以返回JTAG资源供其他应用程序使用。

JTAG电缆最常见的冲突使用是对FPGA重新编程。在使用电缆对FPGA编程之前，必须停止任何FPGA数据捕获或MATLAB AXI主JTAG连接。

上位机与FPGA之间的最大数据速率受JTAG时钟频率的限制。对于英特尔^®JTAG时钟频率为12 MHz或24 MHz。对于Xilinx单板，JTAG时钟频率为33或66 MHz。JTAG频率取决于电缆类型和FPGA板支持的最大时钟频率。金宝app