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カスタムIPコアの生成
高密度脂蛋白ワークフローアドバイザーを使用し,モデルまたはアルゴリズムからカスタムIPコアを生成できます。生成されたIPコアは共有や再利用が可能です。IPコアを大規模な設計に統合するには,英特尔®转换频率,Xilinx®EDK Xilinx IPインテグレーターなどの組み込みシステム統合環境でIPコアを追加します。
カスタムIPコアを生成する方法は,次を参照してください。
カスタムIPコアのアーキテクチャ
IPコアは次の方法で生成できます。
AXI4またはAXI4-Liteインターフェイスを使用。
AXI4またはAXI4-LiteインターフェイスとAXI4-Stream视频インターフェイスを使用。
AXI4またはAXI4-Liteインターフェイスを使用しない。詳細については,ボードに依存しないHDL IPコアの仿真软金宝app件モデルからの生成を参照してください。
从MATLAB / Simulink仿真算法金宝appブロックはDUTを表します。ターゲットプラットフォームインターフェイスの設定とプロセッサ/ FPGA同期モードに基づいて,高密度脂蛋白编码器™によりIPコアの残りの部分が生成されます。
ターゲットプラットフォームインターフェイス
DUT内の各端子は、IPコアにある次のターゲットプラットフォームインターフェイスのいずれかにマッピングできます。
AXI4-Lite:このスレーブインターフェイスは,制御レジスタへのアクセスや少量のデータ転送に使用します。高密度脂蛋白编码器はメモリマップド レジスタを生成し、このインターフェイスにマップする端子のアドレス オフセットを割り当てます。
AXI4:このスレーブインターフェイスは,データのバースト転送をサポートするコンポーネントに接続するために使用します。高密度脂蛋白编码器はメモリマップド レジスタを生成し、このインターフェイスにマップする端子のアドレス オフセットを割り当てます。
メモ
インターフェイスAXI4とAXI4-Liteは,AXI4スレーブインターフェイスとも呼ばれます。生成されたHDL IPコアには,AXI4インターフェイスまたはAXI4-Liteインターフェイスを設定できますが,両方のインターフェイスを設定することはできません。
AXI4-Stream视频:このインターフェイスは,32ビットのスカラービデオデータストリームを送受信する場合に使用します。
外部端口:外部端子は,FPGA外部IOピンや,外部端子がある別のIPコアに接続する場合に使用します。
FPGA数据捕获- JTAG: JTAGインターフェイスを介したFPGA数据捕获はFPGAでの設計の実行中にテストポイント信号とDUT出力端子の信号を観察するために使用します。内部信号をテストポイントとしてマークする例については,使用FPGA数据捕获调试IP核を参照してください。データの取得の詳細については,数据采集流程(高密度脂蛋白校验)を参照してください。
メモ
このインターフェイスを使用するには,FPGAボード用のハードウェアサポートパッケージをダウンロードしなければなりません。下载FPGA单板支持包金宝app(高密度脂蛋白校验)を参照してください。
AXI4, AXI4-LiteおよびAXI4-Stream视频のプロトコルの詳細は,ターゲットハードウェアのドキュメンテーションを参照してください。
プロセッサ/ FPGAの同期
選択したプロセッサ/ FPGA同期モードに基づいて,高密度脂蛋白编码器がIPコアの同期ロジックを生成します。
カスタムIPコアを生成する場合,次のプロセッサ/ FPGA同期オプションを使用できます。
自由奔跑(既定の設定)Coprocessing——阻塞
プロセッサ/ FPGA同期モードの詳細は,プロセッサとFPGAの同期を参照してください。
カスタムIPコアにより生成されたファイル
カスタムIPコアを生成すると,IPコアファイルがプロジェクトフォルダー内のipcoreフォルダーに配置されます。IPコアフォルダーの名前は,高密度脂蛋白ワークフローアドバイザーの(高密度脂蛋白コード生成)、(RTLコードとIPコアの生成)タスクにある[IPコアフォルダー]フィールドに表示されます。
IPコアフォルダーには,生成された次のファイルが含まれます。
IPコア定義ファイル。
高密度脂蛋白ソースファイル(。vhdまたは.v)。
レジスタアドレスマップがあるCヘッダーファイル。
(オプション)IPコアの使用と組み込みシステムプロジェクトへの統合手順が記載されたHTMLレポート。
制限
IP核心代ワークフローは以下をサポートしません。
[クロックイネーブルを使用しない汎用RAM)に設定されている(RAMアーキテクチャ]。IPコアとAXIインターフェイスに異なるクロックを使用。
IPCore_ClkおよびAXILite_ACLKは同期していて,同じクロックソースに接続されていなければなりません。IPCore_RESETNおよびAXILite_ARESETNは,同じリセットソースに接続されていなければなりません。グローバルリセット信号のIPコアクロック領域への同期を参照してください。
関連する例
詳細
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