Vivadoベ，スのリファレンス設計

複数のAXI大师インターフェイスを定義するには,各AXI大师インスタンスについてBaseAddressSpaceおよびMasterAddressSpaceを指定し，IDWidthプロパティも指定します。

IDWidthはAWID、WID、干旱，および掉などのすべてのid信号の幅であり，正の整数として指定します。既定では，IDWidthは12であり,これによって1つのAXI大师インターフェイスのDUT IPコアへの接続を指定することができます。DUT IPコアを複数のAXI Master econpンタ，フェeconpスに接続するには，IDWidthを増やす必要がある可能性があります。IDWidthの値はル固有です。1つを超えるAXI大师インターフェイスを指定する場合に使用しなければならない値を確認するには,そのツールのドキュメントを参照します。誤ったidの幅を使用すると，合成を生成し，使用しなければならない正しいIDWidthを報告します。

このコ，ドは，Vivado^®ベスのリファレンス設計で複数のAXI Masterンタフェスを指定する際のMasterAddressSpaceフィ，ルドの構文です。

“MasterAddressSpace”,…{'AXI主实例Name1/实例Name1的地址空间'，…'AXI Master实例Name2/实例Name2的Address_Space '，…};

たとえば，このコ，ドはplugin_rdファ▪▪ルを変更して2▪▪の▪AXI Master▪▪ンタ▪フェ▪▪スを定義する方法を示しています。

%……添加自定义设计文件%添加自定义Vivado设计hRD.addCustomVivadoDesign (.．.“CustomBlockDesignTcl”，“system_top.tcl”，.．.“VivadoBoardPart”，“xilinx.com: zc706: part0:1.0”）;%……%……本参考设计中的DUT IP核已连接%到Zynq处理系统和MATLAB作为AXI主IP。因为2 AXI Master, ID宽度%必须从12增加到13。hRD.addAXI4SlaveInterface (.．.“InterfaceConnection”，“axi_interconnect_0 / M00_AXI”，.．.“BaseAddress”, {“0 x40010000”，“0 x40010000”}，.．.“MasterAddressSpace”, {“processing_system7_0 /数据”，“hdlverifier_axi_master_0 / axi4m”}，.．.“IDWidth”13);%……

この例では，2のAXI Master IPは，HDL VerifierのMATLAB AXI Master IPとARMプロセッサです。MasterAddressSpaceの構文に基づき，HDL验证器のMATLAB AXI Master IPは，AXI主实例名がhdlverifier_axi_master_0、实例名称的Address_Spaceがaxi4mです。

HDL dut IPコアのaxi4スレブンタフェスはaddAXI4SlaveInterfaceメソッドのInterfaceConnectionプロパティで定義されるXilinx^®AXI Interconnect IPに接続します。Axi4スレブンタフェスにはBaseAddressがあります。このBaseAddressは2のAXI主IPのMasterAddressSpaceにマッピングしなければなりません。これは文字ベクトルのcell配列として指定されます。

阿喜主IPは既にVivadoリファレンス設計プロジェクトに含まれていることを確認しなければなりません。system_top.tclはaddCustomVivadoDesignメソッドのCustomBlockDesignTclプロパティで定義されるTCLファ电子商城ルです。このTCL ファイルで、2 つの AXI Master IP が同じ Xilinx AXI Interconnect IP に接続されていることを確認しなければなりません。この相互接続で、AXI Master IP が HDL IP コアの AXI4 スレーブ インターフェイスに接続されます。

IP核生成ワ，クフロ，を実行してVivadoプロジェクトを作成した後，プロジェクトを開きます。Vivadoプロジェクトで、ブロック設計を開くと、2 つの AXI Master IP が HDL DUT IP コアに接続されていることが確認できます。(地址编辑器)タブを選択すると，AXI Masterのンスタンス名と対応するアドレス空間を確認できます。

转换频率ベ，スのリファレンス設計

複数のAXI大师インターフェイスを定義するには,各AXI大师インスタンスについてInterfaceConnectionおよびBaseAddressSpaceを指定し，IDWidthプロパティも指定します。このコードは、Qsys™ ベースのリファレンス設計で複数の AXI Master インターフェイスを指定する際のInterfaceConnectionフィ，ルドの構文です。

“InterfaceConnection”,…{'AXI主实例Name1/实例Name1的端口名'，…'AXI主实例Name2/实例Name1的端口名'，…};

たとえば，このコ，ドはplugin_rdファ▪▪ルを変更して3▪▪の▪AXI Master▪▪ンタ▪フェ▪▪スを定義する方法を示しています。

%……添加自定义设计文件%添加自定义Qsys设计hRD.addCustomQsysDesign (“CustomQsysPrjFile”，“system_soc.qsys”）;hRD。CustomConstraints = {“system_soc.sdc”，“system_setup.tcl”}；%……添加AXI4从接口hRD.addAXI4SlaveInterface (.．.“InterfaceConnection”, {“hps_0.h2f_axi_master”，“master_0.master”，“MATLAB_as_AXI_Master_0.axm_m0”}，.．.“BaseAddress”, {“0 x0000_0000”，“0 x0000_0000”，“0 x0000_0000”}，.．.“InterfaceType”，“AXI4”.．.“IDWidth”14);%……

InterfaceConnectionオプションの構文に基づき,高密度脂蛋白校验のMATLAB AXI IPは大师,AXI主实例名がMATLAB_as_AXI_Master_0、端口名称がaxm_m0です。各AXI Master IPは，HDL IPコアのBaseAddressとInterfaceConnectionで，文字ベクトルの单元格配列として指定しなければなりません。

阿喜主IPは既に转换频率リファレンス設計プロジェクトに含まれていることを確認しなければなりません。system_soc.qsysはaddCustomQsysDesignメソッドのCustomQsysPrjFileプロパティで定義されるファ@ @ルです。このファイルで、2 つの AXI Master IP が同じ Qsys AXI Interconnect IP に接続されていることを確認しなければなりません。

この相互接続で、AXI主IPがHDL IPコアのAXI4スレーブインターフェイスに接続されます。

IP核生成ワ，クフロ，を実行してQuartus^®プロジェクトを作成した後，プロジェクトを開きます。第四的プロジェクトで3つのAXI主IPとAXI主インターフェイスがDUTのHDL IPコアに接続されていることが確認できます。(地址地图)タブを選択すると、AXI大师のインスタンス名,端子名,および対応するアドレス空間を確認できます。